[实用新型]一晶粒及包含该晶粒的功率转换集成电路

说明书

技术领域

本实用新型涉及集成电路和集成电路的封装技术，更具体地说，本实用新型涉及一晶粒及包含该晶粒的功率转换集成电路。

背景技术

图1所示的电路可以表示多种类型的直流直流功率转换集成电路。如图1所示，负载102通过从电源V_IN获取能量，使负载电压稳定在一个低于V_IN的数值。节点103提供反馈信号给控制器104。控制器104通过控制高端开关106和低端开关108的占空比调节负载电压。电感110和电容112耦接于开关节点114和输出负载102之间，组成低通滤波器，用以获取平滑的负载电压。

对于本领域技术人员来说，图1所示电路的工作原理已是众所周知，因此无须在此重述。在此，图1所示的电路是作为一个示例，用以讨论电路设计人员所面临的一些技术要点。要点之一是开关106和108导通时的电阻，即导通电阻（on-resistance）。现代微处理器和其它低功耗电路的电源电压均较低，因此低端开关108的占空比大于高端开关106的占空比。随着负载电压的降低，减小低端开关108的导通电阻成为减小功率损失的重要方法。开关106和108的连接导线(bond wire)电阻和导通电阻是功率热损耗的主要因素。 

实践中，开关106和108通常由功率MOSFET（金属-氧化物-半导体场效应晶体管）实现，并且每个开关均由大量的MOSFET并联而成。众所周知，功率MOSFET可能会产生寄生NPN晶体管，导致有害电流产生。如图2所示，功率MOSFET 202和204对应高端开关和低端开关，NPN晶体管206是功率MOSFET 204的寄生晶体管。为说明方便，在图2中未示出反馈环路和控制器，功率MOSFET 202和204的驱动电路也被简化为逻辑门208和210。来自端口212的开关信号经过逻辑门208和210后产生死区时间（dead-time），使功率MOSFET 202和204不能在同一时间导通。 

在死区时间内，功率MOSFET 202和204同时关闭。此时，若电流通过电感110流向负载102，如箭头214所示，开关节点114的电位小于零，为-V_BE ，从而导致晶体管206产生发射极电流，其中V_BE 为NPN晶体管206的导通电压。这会导致产生有害的衬底注入电流（substrate injection current），进而影响到控制器104中部分电路的性能。例如，对于提供参考电压的带隙电路以及其他电路，空间分隔的电路元件往往需要良好的性能匹配。然而，由于流过这些电路元件的注入电流不相同，导致其出现性能不匹配，这可能会严重降低直流直流功率转换集成电路的整体性能。 

为了减少流入至敏感电路元器件的衬底注入电流，功率MOSFET周围需形成特殊结构，用以收集衬底注入电流并将之传导至地电位，使衬底注入电流无法到达敏感电路，这些特殊结构通常被称为壕沟（moat）。 

另一个设计要点是从集成电路到引脚之间连接导线的电阻，这点对高性能集成电路的设计尤为突出。连接导线的长度取决于直流直流功率转换集成电路各个组成部分的位置、大小以及封装类型。芯片的成本已经下降到最终产品的成本取决于封装而不是晶粒。因此，往往是电路设计人员必须为特定封装定做电路。不能自由选择引脚的数目和相对位置，这给设计人员在设计电路尤其是设计高性能电路时带来巨大挑战。对于一个特定的封装，没有明显的方法能优化功率MOSFET、壕沟和开关端点的尺寸和位置，使得一个或者两个功率MOSFET的导通电阻和连接导线电阻之和最小或者接近最小。

实用新型内容

为解决上述技术问题，本实用新型提供了一能最小化功率MOSFET的导通电阻和连接导线电阻的晶粒及包含该晶粒的功率转换集成电路。

为了解决上述技术问题，本实用新型提供了一晶粒，有一晶粒拐角，所述晶粒包括：一高端功率MOSFET，所述高端功率MOSFET具有一漏极和一源极；以及第一焊盘和第二焊盘，所述第一焊盘和第二焊盘耦接至所述高端功率MOSFET的漏极，所述第一焊盘相对于晶粒拐角的的坐标为（158.3 μm ± d，2945.8 μm ± d），所述第二焊盘相对于晶粒拐角的的坐标为（398.8 μm ± d，2959.4 μm ± d），其中d不超过320 μm。