[发明专利]高密度沟槽式功率半导体结构的制造方法

说明书

技术领域

本发明涉及一种沟槽式功率半导体结构的制作方法，特别是关于一种高密度的沟槽式半导体结构的制作方法。

背景技术

图1A与图1C显示一典型沟槽式功率半导体的栅极结构的制作流程。如第图1A所示，首先，于一硅基材110上制作栅极沟槽120。随后，沿着栅极沟槽120的内侧表面形成一栅极氧化层130。接下来，沉积多晶硅材料于硅基材110的表面，并以回蚀(etching back)的方式去除多余的多晶硅材料，形成一栅极多晶硅结构140于此栅极沟槽120内。

接下来，如图1B所示，以离子植入方式植入掺杂物于硅基材110内，以形成本体150环绕栅极沟槽120。然后，植入不同导电型的掺杂物于本体150内，以形成源极掺杂区160于本体层150的上部分。接下来，如图1C所示，沉积一介电层170于硅基材110的裸露表面，并且填满栅极沟槽120。然后再以微影蚀刻方式在介电层170与本体150中形成接触窗180以裸露源极掺杂区160。

值得注意的是，受限于沟槽(trench)与接触窗(contact)的临界宽度(critical dimension)以及对准控制的容许误差(tolerance)范围，栅极沟槽120与接触窗180间的距离无法任意缩减，否则容易造成栅源极间的漏电流、功率半导体元件的临界电压的变异或是耐雪崩(UIS)能力下降等问题。

基于此，受限于沟槽与接触窗的临界宽度以及对准控制的容许误差范围，如何增加沟槽式功率半导体结构的元件密度，为本技术领域有待解决的课题。

发明内容

本发明的主要目的是提供一种高密度沟槽式功率半导体结构的制造方法，利用自对准(self alignment)的方式，克服栅极沟槽与接触窗的临界宽度以及对准控制的容许误差范围对于元件密度所造成的限制。

为达到上述目的，本发明提供一种高密度沟槽式功率半导体结构的制造方法，包括下列步骤：(a)通过一氧化硅图案层形成至少一栅极沟槽于一硅基材内；(b)在氧化硅图案层的一开口中形成一介电结构，此介电结构位于栅极沟槽内的一栅极多晶硅结构的上方，并且，介电结构的宽度小于栅极沟槽的宽度；(c)以选择性蚀刻方式去除氧化硅图案层；以及(d)于介电结构的侧边形成一间隔层结构，以定义出至少一接触窗使至少一源极掺杂区裸露于外。也就是说，本发明提供了一种高密度沟槽式功率半导体结构的制造方法，包括下列步骤：(a)通过一图案层形成至少一栅极沟槽于一硅基材内；(b)形成一栅极多晶硅结构于该栅极沟槽内；(c)形成一蚀刻保护层于该图案层的一开口内，该蚀刻保护层至少覆盖该开口的侧壁；(d)在该开口中形成一介电结构，该介电结构位于该栅极多晶硅结构的上方，并且，该介电结构的宽度小于该栅极沟槽的开口宽度；(e)以选择性蚀刻方式去除该图案层，并保留该介电结构；以及(f)于该介电结构的侧边形成一间隔层结构，以定义出至少一接触窗。

本发明又提供一种高密度沟槽式功率半导体结构的制造方法，包括下列步骤：(a)形成至少一栅极沟槽于一硅基材内；(b)在栅极沟槽中形成一介电结构，此介电结构位于栅极沟槽内的一栅极多晶硅结构的上方；(c)选择性氧化硅基材的上表面以形成一氧化硅层；(d)以选择性蚀刻方式去除前述氧化硅层，并保留蚀刻保护层与介电结构；以及(e)于介电结构的侧边形成一间隔层结构，以定义出至少一接触窗使至少一源极掺杂区裸露于外。也就是说，本发明又提供了一种高密度沟槽式功率半导体结构的制造方法，其特征在于，包括下列步骤：(a)形成至少一栅极沟槽于一硅基材内；(b)形成一栅极多晶硅结构于该栅极沟槽内；(c)形成一蚀刻保护层于该栅极沟槽内，该蚀刻保护层至少覆盖该栅极沟槽的侧壁；(d)在该栅极沟槽中形成一介电结构，该介电结构位于该栅极多晶硅结构的上方；(e)选择性氧化该硅基材的上表面以形成一氧化硅层；(f)以选择性蚀刻方式去除该氧化硅层，并保留该介电结构；以及(g)于该介电结构的侧边形成一间隔层结构，以定义出至少一接触窗。

相较于传统的沟槽式功率半导体结构，其栅极沟槽与接触窗间的距离受限于栅极沟槽与接触窗的临界宽度以及对准控制的容许误差范围，本发明的沟槽式功率半导体结构利用自对准的方式，在栅极多晶硅结构上方制作介电结构，然后再形成间隔层结构于此介电结构侧边定义接触窗的位置。因而可以克服对准控制不易以及临界宽度的问题，达到提升元件密度的目的。

关于本发明的优点与精神可以借助于以下的发明详述及附图得到进一步的了解。

附图说明

图1A与图1C为一典型沟槽式功率半导体结构的制造方法；