[发明专利]在DSP+FPGA架构中提高信号实时模式识别处理速度的系统及方法

说明书

技术领域

本发明涉及利用DSP的外部存储器接口(EMIF)完成DSP和FPGA之间的信号传递并 用FPGA取代DSP完成模式分类来提高整个模式识别系统的数据处理速度的一种解决方案。 属于电子信息领域。

背景技术

随着嵌入式技术应用领域的日益广泛，以及嵌入式技术不可避免的智能化发展趋势，对 于嵌入式模式识别技术的需求也越来越大。对于需要进行模式识别的场合，往往能采集到大 量的信息，需要在短时间内对这些信息进行归纳提炼，从而得到目标的准确、简练的描述。 嵌入式模式识别的瓶颈就在于很难保证信号模式识别处理的速度，对于输入信息量大、处理 结果实时性要求较高(比如视频图像信号、网络数据流等)的应用场合，传统的技术手段往往 无法满足处理速度上的要求。

在目前的嵌入式系统中，基于DSP+FPGA的架构的特点就是FPGA以其灵活的可编程能 力负责对外接口和时序控制部分，主要的信号处理运算则由DSP完成，这样充分利用了DSP 的运算能力。在这种架构中，虽然考虑了FPGA在时序信号产生上的优势，但FPGA在并行 计算上的优势却没有得到利用，而简单的时序控制往往只能用到FPGA内很少的资源，大量 的资源被闲置了，本方案就是考虑到这一点，在FPGA中放入特别适合并行计算的神经网络 分类器，这样FPGA可以代替DSP完成其模式识别中的分类环节，改善了整个信号处理流程 的并行性，从而提高了系统的处理速度，满足需要实时模式识别要求的应用场合。

方案中的DSP使用TI公司的TMS320C6000系列，该系列的EMIF接口支持各种外部器 件的无缝连接，包括SRAM、SDRAM、ROM、FIFO和外部共享器件等等。外部存储空间划 分为四个独立的存储空间(CE空间)，由4根外部片选CE线及对应的CE空间控制寄存器控 制。

发明内容

本发明的目的在于针对已有技术存在的不足，提供一种在DSP+FPGA架构中提高信号实 时模式识别处理速度的系统及方法，能使该架构的信号处理速度提高30～50％。

该方法利用FPGA的并行计算能力，将原本需要在DSP中处理的神经网络分类器放到 FPGA中处理，分摊了DSP的负担。DSP和FPGA间使用EDMA方式在EMIF总线上进行通 信，通信过程不占用CPU时间片，而DSP上使用多线程技术，保证在FPGA内进行分类处 理时DSP不闲置，做到DSP和FPGA的并行处理。

为实现上述目的，本发明的构思是：

基于DSP+FPGA架构的嵌入式实时模式识别系统，以DSP为主处理芯片，FPGA为协处 理芯片，存储器配有SDRAM和FLASH，SDRAM作为主存储器，提供DSP工作时的内存支 持，FLASH作为辅助存储器，利用其断电不丢失数据的特点来保存DSP的启动引导数据、 程序数据和FPGA内的神经网络的权值数据。DSP、FPGA、SDRAM和FLASH均连接在DSP 的EMIF总线上，方便它们互相进行数据交互。系统除了以上核心部分外，还配有信号采集、 自动控制、输出显示和人机交互等外围模块，但与本发明的核心内容无关，故不再详细介绍。

DSP的4个外部存储空间(CE空间)中，CE0配置为同步空间，分配给主存储设备SDRAM， CE1和CE2配置为异步空间，分别分配给FLASH和FPGA的内部RAM。DSP的EMIF接口 的地址线、数据线和控制线除了要连接到SDRAM和FLASH的相应引脚外，还需要连接到 FPGA的引脚上。

对于待识别的信号，其整个处理流程如下：

1.DSP通过信号采集线程得到待识别的信号。

2.DSP对于采集到的信号进行预处理，得到信号中若干个感兴趣的目标，这些目标就是 需要进行模式识别的主体。

3.DSP对于每一个感兴趣的目标进行特征提取，将提取到的特征打包，通过EMIF总线 以增强型直接存储器访问(EDMA)方式发送给FPGA进行识别分类。

4.FPGA利用片内RAM接收DSP传来的特征包，将特征对应的输入到FPGA内的神经 网络分类器模块中，经过该模块后的分类结果再反传递回片内RAM中暂时储存，在 DSP需要时通过EMIF总线将该结果发送给DSP。