[发明专利]在DSP+FPGA架构中提高信号实时模式识别处理速度的系统及方法

权利要求书

1.一种在DSP+FPGA架构中提高信号实时模式识别处理速度的方法，该方法采用的系统结 构为：用DSP、FPGA、SDRAM和FLASH 4个芯片搭建成信号实时模式识别核心，其中 DSP作为主处理芯片，FPGA作为协处理芯片，SDRAM作为主存储器，提供DSP工作时 的内存支持，FLASH作为辅助存储器；DSP、FPGA、SDRAM和FLASH均连接在DSP 的EMIF总线上，方便它们互相进行数据交互，其特征在于整个信号处理流程为：

(1)信号采集，由DSP完成；

(2)信号预处理和特征提取，由DSP完成；

(3)神经网络分类，由FPGA完成；

(4)处理分类结果，由DSP完成；

所述信号预处理和特征提取是在所述DSP中使用信号处理线程来完成，其流程为：

a.判断输入信号队列是否为空，若为空，则继续判断；否则进入步骤b；

b.从输入信号队列中读出一组输入信号；

c.对输入信号进行预处理；

d.检测输入信号中的感兴趣目标，这些目标就是需要进行模式识别的主体；

e.判断还未处理的感兴趣目标的数量，若数量大于0，则进入步骤f；否则回到步骤a；

f.对一个未处理的感兴趣目标，对其进行特征提取；

g用步骤f中提取到的特征数据生成特征包；

f.触发DSP和FPGA之间的增强型直接存储器访问EDMA，将特征包通过EMIF总线 传递给FPGA，然后回到步骤e；

所述神经网络分类是用所述FPGA来完成，其流程为：

A.系统启动时，所述FPGA从FLASH中通过EMIF总线读入神经网络的权值数据，由 FPGA内的权值初始化模块完成这一工作；

B.在所述DSP触发EDMA发送特征包数据给FPGA时，FPGA由RAM和RAM控制 模块来接收这些数据，其中RAM模块接收EMIF数据线上的数据，RAM控制模块 接收EMIF地址线和控制线上的信号，产生RAM的写地址供RAM模块使用；

C.接收到DSP发送来的特征包数据后，FPGA内的神经网络分类器模块从RAM模块中 读出这些特征包数据，进行神经网络分类后将结果送回RAM模块中，在此过程中， 神经网络分类器模块需要用到权值初始化模块中的权值，同时RAM控制模块负责协 调和控制RAM的读写状态以及提供RAM的读写地址；

D.当DSP需要读出FPGA中的分类结果时，FPGA由RAM和RAM控制模块来发送这 些数据，其中RAM模块将数据发送到EMIF数据线上，RAM控制模块接收EMIF 地址线和控制线上的信号，产生RAM的读地址供RAM模块使用。

2.根据权利要求1所述的在DSP+FPGA架构中提高信号实时模式识别处理速度的方法，其 特征在于所述DSP为了配合整个信号处理流程，采用多线程技术，一共实现4个线程， 分别为主线程、信号采集、信号处理和结果处理线程，其中主线程是其它3个线程的管理 核心，主线程的流程为：

(a)完成DSP初始化；

(b)启动其它3个线程；

(c)进入等待状态。

3.根据权利要求1所述的在DSP+FPGA架构中提高信号实时模式识别处理速度的方法，其 特征在于所述流程(1)信号采集是在所述DSP中使用信号采集线程来完成，其流程为：

1)初始化采集设备；

2)打开采集端口；

3)等待信号输入，若有，则进入步骤4)；否则继续等待；

4)将采集到的信号放入一个在主存储设备SDRAM上的队列——输入信号队列，然后回 到步骤3)。

4.根据权利要求1所述的在DSP+FPGA架构中提高信号实时模式识别处理速度的方法，其 特征在于所述流程(4)处理分类结果是在所述DSP中使用结果处理线程来完成，其流程 为：

a)读取FPGA上的一个RAM寄存器的值，该寄存器记录着还未被处理的分类结果数；

b)判断步骤a)中读到的值是否大于0，若是，则进入步骤c)，否则回到步骤a)；

c)改变步骤a)中的FPGA上的RAM寄存器的值，使其减少1；

d)从FPGA中读出一个神经网络分类的结果；

e)对分类结果进行相应处理；

f)进行人机交互和决策控制，然后回到步骤a)。