[发明专利]具有增大尺寸的浮起体的半导体器件及其制造方法

说明书

技术领域

本发明总体上涉及半导体器件及其制造方法，特别是能够改善击穿(Punch-through)现象和增加晶体管本体体积的半导体器件及其制造方法。

背景技术

近来，半导体产业向提升半导体器件集成度以及提高制造产量的方向发展。其一实例提出具有浮起体单元(FBC，Floating body cell)结构(以下简写为FBC结构)的半导体器件。上述具有FBC结构的半导体器件不需要信息储存用电容器，故与具有电容器的一般动态随机存取存储器(DRAM)器件相比时，具有应用于制造高集成器件的有利优点。

以下简单说明具有FBC结构的半导体器件的结构和运行。

在具有FBC结构的半导体器件中，晶体管的本体(对应于源极区与漏极区之间的区域)具有被浮起的结构；尤其上述具有FBC结构的半导体器件并未设置信息储存用电容器。

在具有FBC结构的半导体器件中，通过字线施加电压给栅极，使晶体管开启(On)，之后，再通过位线施加高电位正电压(high potential positivevoltage)给漏极区时，产生热载子(hot carrier)，并且因热载子引起的碰撞离子化(collision ionization)而产生电子与空穴(hole)。当由于施加给漏极的高电压而向漏极释放电子时，空穴蓄积在浮起体中。上述蓄积的空穴使晶体管的阈值电压(threshold voltage)Vt降低，因此施加电压时有大量的电流流过晶体管，使该晶体管担任存储器的角色。例如，在上述具有FBC结构的半导体器件中，“0”状态为由于空穴未蓄积而阈值电压高的状态，“1”状态为由于空穴有蓄积而阈值电压低的状态。

此种具有FBC结构的半导体器件，其主要优点为虽无电容器也能够操作DRAM。此优点在今后制造高集成器件的微加工时更加有利。

另一方面，为了扩大半导体器件的沟道区，试图设计具有三维空间结构沟道的半导体器件。其结果提出具有三维空间结构沟道的鳍型晶体管(FinTransistor)结构。

在鳍型晶体管中，通过蚀刻隔离区域使露出有源区域而形成鳍状图案(fin pattern)后，形成栅极以覆盖凸出的有源区域，即鳍状图案。此种鳍型晶体管的优点在于，抑制短沟道效应，并且由于在露出的有源区域的三面均形成沟道，而提升经过沟道的电流驱动特性等。

然而，在应用上述鳍状图案及FBC结构的半导体器件中，晶体管本体面积被减少，因此在晶体管本体蓄积空穴时与释放空穴时的阈值电压差变小。从而，较难区别“1”与“0”的数字数据。

如果为了增加上述晶体管本体面积而增加上述鳍状图案的宽度，则在后续工艺中与接触插头(contact plug)接触的鳍状图案上端部发生击穿(Punch-through)现象。

发明内容

本发明的实施例提供增大浮起体尺寸的半导体器件及其制造方法。

另外，本发明的实施例提供无击穿(Punch-through)现象的半导体器件及其制造方法。

在一个实施例中，半导体器件包括：绝缘体上硅(SOI)基板，具有硅基板、埋入氧化膜(filled oxide layer)及硅层的堆叠结构，并且在上述硅层的栅极形成区域中，提供有在沟道宽度方向上形成的鳍状图案(fin pattern)，该鳍状图案下端部的宽度大于上端部的宽度；栅极，形成为覆盖该鳍状图案；以及接合区域(junction region，或称结区域)，在上述栅极两侧的硅层中。

鳍状图案的上端部具有30～40nm的宽度，下端部具有50～70nm的宽度。

接合区域具有其浓度由硅层表面向埋入氧化膜逐渐减低的浓度梯度。

半导体器件还可以包括层间绝缘层和接触插头(contact plug)，层间绝缘层形成在形成有栅极和接合区域的SOI基板上，接触插头(contact plug)形成在层间绝缘层中以与接合区域接触。

接触插头包括具有1.0×10²⁰～2.0×10²⁰离子/cm³浓度范围的多晶硅层。

在另一个实施例中，半导体器件的制造方法包括：将具有硅基板、埋入氧化层及硅层的堆叠结构的SOI基板的硅层进行蚀刻，以形成有源区域(active region)；将上述有源区域中沟道宽度方向上的栅极形成区域的两侧边缘部分凹入，以形成下端部宽度大于上端部的鳍状图案；形成栅极以覆盖上述鳍状图案；以及在上述栅极两侧的有源区域中形成接合区域。