[发明专利]功率金属氧化物半导体晶体管元件与布局

说明书

技术领域

本发明涉及一种半导体元件，且特别涉及一种功率金属氧化物半导体 (MOS)晶体管的技术。

背景技术

传统的功率金属氧化物半导体晶体管的布局，如果需要使用在电源管理 应用的电路上时，需要具备静电放电(Electrostatic Discharge，ESD)的静电防 护能力，其必须设计很大的漏极和源极以便承受过大的电流及静电破坏。但 是这会例如造成金属氧化物半导体晶体管布局的集成度不佳。又、过大的漏 极和源极金属连接线也会造成过大的电压降及过大的布局面积。

图1绘示传统功率MOS晶体管的布局示意图。参阅图1，功率MOS晶 体管102有条状的多条栅极结构层104，位于基底100上。在栅极结构层104 两侧的基底100中有漏极区域108与源极区域106。如此，多个条状的晶体 管串联在一起达到功率MOS晶体管的布局，做为电流驱动元件。此种元件 包含了垂直冗长的栅极结构层104，而连接漏极区域108和源极区域106的 手指状的金属连接线，会因为过长的金属连线造成过大的电压降，以及元件 在工艺特性上所形成的偏差。因此，金属氧化物半导体晶体管的特性可能变 差。

图2绘示另一种具有ESD静电防护能力的传统功率MOS晶体管的布局 示意图。参阅图2，其漏极区域108因为要承受ESD所产生的大电压，故将 漏极区域108的接触孔到栅极的距离放大，且同时将漏极区域108所连接的 金属导线放大。相对而言，源极区域106维持相同大小，因此比漏极区域108 的宽度小。如此的作法可以改善金属氧化物半导体晶体管对ESD的承受能 力，但是此作法所需使用的布局面积较大。

也者仍寻求其他设计方式，能达到较小布局面积，且能达到能对ESD 有足够的承受能力。

发明内容

本发明提供一种功率MOS晶体管元件与布局，具有对ESD的防护功能。

本发明提供一种功率MOS晶体管元件，包括一漏极区域，在一基底中。 栅极结构层位于该基底上，围绕该漏极区域的周边。源极区域形成于该基底 中，且分布于该栅极结构层的外围周边。

本发明也提供一种功率金属氧化物半导体(MOS)晶体管结构，包括第一 晶体管元件与第二晶体管元件。第一晶体管元件包含有第一漏极区域，位于 一基底中；第一栅极结构层位于该基底上，围绕第一漏极区域的周边；以及 第一源极区域位于基底中，且分布于该第第一栅极结构层的外围周边。第二 晶体管元件相邻于第一晶体管元件，包含有第二漏极区域，位于基底中；第 二栅极结构层，位于基底上，围绕第二漏极区域的周边；以及第二源极区域 位于基底中，且分布于第二栅极结构层的外围周边。

本发明也提供一种功率金属氧化物半导体(MOS)晶体管布局，包括多个 晶体管单元，构成晶体管阵列。该晶体管阵列至少包括第一晶体管元件与第 二晶体管元件。第一晶体管元件包含有第一漏极区域，位于一基底中；第一 栅极结构层位于该基底上，围绕第一漏极区域的周边；以及第一源极区域位 于基底中，且分布于该第第一栅极结构层的外围周边。第二晶体管元件相邻 于第一晶体管元件，包含有第二漏极区域，位于基底中；第二栅极结构层， 位于基底上，围绕第二漏极区域的周边；以及第二源极区域位于基底中，且 分布于第二栅极结构层的外围周边。

依据本发明另一实施例，于上述中又例如第一与第二栅极结构层皆包括 一栅极介电层与一栅极层。

依据本发明另一实施例，于上述中又例如第一源极区域连续或断续环绕 第一栅极结构层的外围周边。

依据本发明另一实施例，于上述中又例如另包含有一基极区域，相邻于 第一源极区域与第二源极区域，并位于第一与第二源极区域的外围。

依据本发明另一实施例，于上述中又例如第一晶体管元件与第二晶体管 元件共用基极区域。

依据本发明另一实施例，于上述中又例如第一栅极结构层与第二栅极结 构层相连。

依据本发明另一实施例，于上述中又例如第一栅极结构层与第二栅极结 构层的相连处具有至少一接触窗结构。

依据本发明另一实施例，于上述中又例如该漏极区域的形状是四边形。

依据本发明另一实施例，于上述中又例如该漏极区域的形状是正方形或 长方形。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合附图，作详细说明如下。

附图说明