[发明专利]一种Verilog设计文件安全关键信号的检测方法在审
| 申请号： | 202210288448.2 | 申请日： | 2022-03-22 |
| 公开（公告）号： | CN114692551A | 公开（公告）日： | 2022-07-01 |
| 发明（设计）人： | 沈海华;詹沛恒 | 申请（专利权）人： | 中国科学院大学 |
| 主分类号： | G06F30/392 | 分类号： | G06F30/392;G06F30/398 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100049 北*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及硬件安全的技术领域，特别是涉及一种Verilog设计文件安全关键信号的检测方法，其能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求；检测方法包括以下步骤：S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点。 | ||
| 搜索关键词： | 一种 verilog 设计 文件 安全 关键 信号 检测 方法 | ||
【主权项】：
暂无信息
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