[发明专利]一种Verilog设计文件安全关键信号的检测方法

说明书

本发明涉及硬件安全的技术领域，特别是涉及一种Verilog设计文件安全关键信号的检测方法，其能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求；检测方法包括以下步骤：S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点。

技术领域

本发明涉及硬件安全的技术领域，特别是涉及一种Verilog设计文件安全关键信号的检测方法。

背景技术

随着芯片在人工智能、汽车等领域的大规模应用，业界对芯片设计的安全性能要求逐渐提高。在芯片设计的过程中，可能主动或被动地引入不安全因素。在设计人员认为正确的设计中，也会存在易被攻击的薄弱点，可能被硬件木马等恶意攻击电路利用，导致整个系统的安全受到威胁，同时，芯片设计中的不同模块间的通信很容易受到攻击而造成信息泄露，在芯片设计的过程中进行芯片安全检测，进而提高安全性能已经成为一个迫切需要研究的问题。

目前传统的硬件描述语言代码检测技术不具备安全关键信号检测功能，芯片检测安全性较差，不能满足检测芯片设计中薄弱信号的需求。

发明内容

为解决上述技术问题，本发明提供一种能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求的一种Verilog设计文件安全关键信号的检测方法。

本发明的一种Verilog设计文件安全关键信号的检测方法，检测方法包括以下步骤：

S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；

S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；

S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点。

本发明的一种Verilog设计文件安全关键信号的检测方法，将Verilog设计模块整合，形成一个自上而下的整体设计文件，其操作流程包括：

a、从顶层模块进入，扫描文件读取信号变量；当读入一个新的模块接口时，开始在所有Verilog文件中扫描所需要的模块，找到模块后，进入新的模块按照以往一样读入信号变量；

b、当子模块读入完毕，退出回到父模块的时候，将端口的变量对接起来，然后在处理时将端口部分视为一个assign语句，再进行简单方便地端口对接；

c、循环直至读取完整个顶层设计文件。

本发明的一种Verilog设计文件安全关键信号的检测方法，基于信号间的关系，将Verilog设计文件映射为一张有向图，其操作流程包括：

D1、利用CPU设计中寄存器重命名的做法，将所有变量映射改为模块实例名+变量名；

D2、探究RTL级代码中信号之间的关系，根据RTL代码中信号之间的关联关系将电路设计转化为一张有向图，将每一个信号节点视为图中的节点，当信号之间存在如assign语句或“＝”赋值语句时，视为数据流关系，当存在if等逻辑语句控制关系时，视为控制流关系，上述信号所对应的节点之间就存在一个有向边。

本发明的一种Verilog设计文件安全关键信号的检测方法，所述Verilog设计文件映射生成的有向图采用邻接表进行存储。

本发明的一种Verilog设计文件安全关键信号的检测方法，将Verilog设计文件映射生成的有向图进行优化，当存在中间单一信号时，即此信号仅存在单一的信息传递功能时，将此信号从图中省略，同时维护一张映射表，记录被省略的信号可以被其后续信号取代。