[发明专利]用于芯片复位架构的时钟延迟电路在审
| 申请号： | 202110256367.X | 申请日： | 2021-03-09 |
| 公开（公告）号： | CN113381754A | 公开（公告）日： | 2021-09-10 |
| 发明（设计）人： | A·巴尔;V·切拉尼 | 申请（专利权）人： | 意法半导体国际有限公司 |
| 主分类号： | H03L7/18 | 分类号： | H03L7/18 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 瑞士*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开的实施例涉及用于芯片复位架构的时钟延迟电路。一种集成电路包括多个触发器和用于复位触发器的全局复位网络。集成电路包括同步时钟延迟电路，该同步时钟延迟电路响应于全局复位信号延迟提供给触发器的时钟信号中的转变。在时钟信号的转变中的延迟确保所有触发器在相同的延迟时钟周期内接收到全局复位信号，并且触发器在时钟信号的上升边沿或下降边沿期间不接收全局复位信号。 | ||
| 搜索关键词： | 用于 芯片 复位 架构 时钟 延迟 电路 | ||
【主权项】：
暂无信息
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