[发明专利]用于芯片复位架构的时钟延迟电路

说明书

本公开的实施例涉及用于芯片复位架构的时钟延迟电路。一种集成电路包括多个触发器和用于复位触发器的全局复位网络。集成电路包括同步时钟延迟电路，该同步时钟延迟电路响应于全局复位信号延迟提供给触发器的时钟信号中的转变。在时钟信号的转变中的延迟确保所有触发器在相同的延迟时钟周期内接收到全局复位信号，并且触发器在时钟信号的上升边沿或下降边沿期间不接收全局复位信号。

技术领域

本公开涉及集成电路的领域。本公开更具体地涉及用于数字集成电路的复位定时分布。

背景技术

集成电路通常包括用于各种逻辑电路和存储器电路的大量触发器。在一些情况下，可以需要的是同时复位逻辑电路和存储器电路的所有触发器。为此目的，集成电路通常包括全局复位网络，用于使能逻辑电路和存储器电路的所有触发器的全局复位。全局复位网络使得全局复位信号能够复位触发器。全局复位网络的设计可以有很大的问题。

发明内容

一个实施例是集成电路，包括多个第一触发器和复位网络，复位网络被配置为向第一触发器中的每个第一触发器提供全局复位信号。集成电路包括时钟电路，被配置为生成第一时钟信号。集成电路包括同步时钟延迟电路，被配置为接收第一时钟信号以及输出第二时钟信号，其中同步时钟延迟电路被配置为响应于全局复位信号来延迟在第二时钟信号中的转变。集成电路包括时钟网络，被配置为从同步时钟延迟电路接收第二时钟信号以及向第一触发器提供第二时钟信号。

一个实施例是一种方法，包括生成第一时钟信号，在同步时钟延迟电路处接收第一时钟信号，以及经由时钟网络将第二时钟信号从同步时钟延迟电路输出到多个第一触发器。方法包括在同步时钟延迟电路和复位网络处接收全局复位信号，以及响应于全局复位信号来延迟在第二时钟信号中的转变，该复位网络被耦合到第一触发器的每个第一触发器。

一个实施例是集成电路，包括被配置为生成全局复位信号的全局复位发生器、多个触发器以及被配置为向触发器中的每个触发器提供全局复位信号的复位网络。集成电路包括时钟电路，被配置为生成第一时钟信号，以及时钟延迟发生器，时钟延迟发生器被配置为接收第一时钟信号，基于第一时钟信号生成第二时钟信号，以及响应于全局复位信号来延迟第二时钟信号的上升边沿或下降边沿。

附图说明

图1A是根据一个实施例的集成电路的框图。

图1B是根据一个实施例的图1A的集成电路的一组触发器和复位网络的示意图。

图1C示出了根据一个实施例的在图1A的集成电路中生成的各种信号的图。

图2示出了根据一个实施例的在集成电路中生成的各种信号的图。

图3A是根据一个实施例的同步时钟延迟电路的示意图。

图3B示出了根据一个实施例的与图3A的同步时钟延迟电路相关联地生成的各种信号的图。

图4A是根据一个实施例的同步时钟延迟电路的示意图。

图4B示出了根据一个实施例的与图3A的同步时钟延迟电路相关联地生成的各种信号的图。

图5是根据实施例的用于管理集成电路的全局复位的方法的流程图。

具体实施方式

图1是根据一个实施例的集成电路100的框图。集成电路100包括多个触发器102、时钟电路104、时钟网络106、全局复位发生器108、复位网络110和同步时钟延迟电路112。集成电路100的部件一起协作以管理触发器102的全局复位。

在一个实施例中，触发器102是集成电路100的各种逻辑电路和存储器电路的一部分。触发器102可以用作逻辑电路和存储器电路的存储元件。每个触发器具有两个稳定状态，可以用于存储信息。触发器可以包括置位-复位型触发器、翻转型触发器、JK型触发器、数据或延迟型触发器。