[发明专利]用于芯片复位架构的时钟延迟电路

权利要求书

1.一种集成电路，包括：

多个第一触发器；

复位网络，被配置为向所述第一触发器中的每个第一触发器提供全局复位信号；

时钟电路，被配置为生成第一时钟信号；

同步时钟延迟电路，被配置为接收所述第一时钟信号并且输出第二时钟信号，其中所述同步时钟延迟电路被配置为响应于所述全局复位信号来延迟在所述第二时钟信号中的转变；以及

时钟网络，被配置为从所述同步时钟延迟电路接收所述第二时钟信号，以及向所述第一触发器提供所述第二时钟信号。

2.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路被配置为将在所述第二时钟信号中的所述转变延迟得比用于所述第一触发器中的每个第一触发器接收所述全局复位信号的时间更长。

3.根据权利要求1所述的集成电路，其中所述复位网络被配置为在所述全局复位信号生成之后的时间段内，向所述第一触发器提供所述全局复位信号，其中所述同步时钟延迟电路被配置为将在所述第二时钟信号中的所述转变延迟得比所述时间段更长。

4.根据权利要求1所述的集成电路，其中所述复位网络和所述同步时钟延迟电路被配置为在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后、并且在所述同步时钟延迟电路停止延迟在所述第二时钟信号中的所述转变之前，确保所有所述第一触发器都接收到所述全局复位信号。

5.根据权利要求4所述的集成电路，其中所述复位网络包括一个或多个延迟元件，所述一个或多个延迟元件被选择以确保在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后，所述第一触发器中的每个第一触发器接收所述全局复位信号。

6.根据权利要求5所述的集成电路，其中所述同步时钟延迟电路被配置为响应于所述全局复位信号，将所述第二时钟信号的所述转变延迟所述第一时钟信号的所选择数目的周期。

7.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路包括计数器，所述计数器被配置为在接收到所述全局复位信号之后对所述第一时钟信号的时钟周期数目进行计数，其中所述同步时钟延迟电路被配置为延迟所述转变，直到所述计数器达到所选择的数目为止。

8.根据权利要求1所述的集成电路，其中所述同步时钟延迟电路包括多个串联连接的第二触发器，并且每个第二触发器被配置为接收所述全局复位信号和所述第一时钟信号。

9.根据权利要求8所述的集成电路，其中所述同步时钟延迟电路包括时钟缓冲器，所述时钟缓冲器被配置为接收所述第一时钟信号、从所述第二触发器中的一个第二触发器接收复位中断信号、以及输出所述第二时钟信号。

10.根据权利要求1所述的集成电路，其中所述转变是所述第二时钟信号的上升边沿或下降边沿。

11.一种方法，包括：

生成第一时钟信号；

在同步时钟延迟电路处接收所述第一时钟信号；

经由时钟网络，将第二时钟信号从所述同步时钟延迟电路输出到多个第一触发器；

在所述同步时钟延迟电路处以及复位网络处接收全局复位信号，所述复位网络被耦合到所述第一触发器中的每个第一触发器；以及

响应于所述全局复位信号来延迟在所述第二时钟信号中的转变。

12.根据权利要求11所述的方法，其中延迟在所述第二时钟信号中的所述转变包括将在所述第二时钟信号中的所述转变延迟得比用于所述第一触发器中的每个第一触发器接收所述全局复位信号所需的时间更长。

13.根据权利要求11所述的方法，进一步包括：在所述同步时钟延迟电路开始延迟在所述第二时钟信号中的所述转变之后、并且在所述同步时钟延迟电路停止延迟在所述第二时钟信号中的所述转变之前，在所述第一触发器中的每个第一触发器处接收所述全局复位信号。