[实用新型]一种降低导通电阻且提高焊接质量的VDMOS晶体管有效
| 申请号： | 201920813815.X | 申请日： | 2019-05-31 |
| 公开（公告）号： | CN209729913U | 公开（公告）日： | 2019-12-03 |
| 发明（设计）人： | 姚金才 | 申请（专利权）人： | 深圳爱仕特科技有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06 |
| 代理公司： | 44462 东莞市卓越超群知识产权代理事务所(特殊普通合伙) | 代理人： | 骆爱文;王丽<国际申请>=<国际公布>= |
| 地址： | 518000 广东省深圳市福田区福*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本申请提供一种降低导通电阻且提高焊接质量的VDMOS晶体管，所述衬底的底面均匀分布有若干凹槽，所述漏极裹覆在衬底的底面且分别与衬底的底面以及凹槽内壁贴紧，缩短了阱区和漏极之间的距离。当沟道开启后，电子由阱区经沟道、外延层、衬底流向漏极。本实用新型的VDMOS晶体管有利于降低导体电阻和导通压降、提高漏极电流。并且衬底的底面的凹槽结构有利于芯片封装焊接时焊接层的厚度均匀性，最终提高封装成品率及最终产品的可靠性。 | ||
| 搜索关键词： | 衬底 底面 漏极 沟道 阱区 焊接 本实用新型 厚度均匀性 凹槽结构 凹槽内壁 导体电阻 导通电阻 导通压降 漏极电流 芯片封装 成品率 焊接层 外延层 裹覆 贴紧 封装 申请 | ||
【主权项】：
1.一种降低导通电阻且提高焊接质量的VDMOS晶体管，其特征在于：包括由下至上依次连接漏极、衬底、外延层、栅氧化层、多晶硅层，其中所述外延层与栅氧化层之间设置有两个相互对称的源区，且所述源区与外延层的侧面以及栅氧化层的底面连接；所述外延层与栅氧化层之间还设置有两个相互对称的阱区，所述阱区与源区的侧面以及栅氧化层的底面连接；所述衬底的底面均匀分布有若干凹槽，所述漏极裹覆在衬底的底面且分别与衬底的底面以及凹槽内壁贴紧。/n
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