[实用新型]一种用于减少数字信号上升时间的电路结构有效
| 申请号： | 201920564310.4 | 申请日： | 2019-04-24 |
| 公开（公告）号： | CN209897021U | 公开（公告）日： | 2020-01-03 |
| 发明（设计）人： | 孟庆振;赵现普 | 申请（专利权）人： | 苏州浪潮智能科技有限公司 |
| 主分类号： | H03K5/12 | 分类号： | H03K5/12 |
| 代理公司： | 37105 济南诚智商标专利事务所有限公司 | 代理人： | 李修杰 |
| 地址： | 215100 江苏省苏州市吴*** | 国省代码： | 江苏;32 |
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| 摘要： | 本实用新型公开了一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平用于将芯片逻辑运算单元的输入信号直接上拉至外部输入信号所定义的高电平，从而减小信号时延。通过该种方式，可以显著减少方波信号的上升时间，总线中信号的上升时间及带宽将不再受限于RC延时，提高了芯片的响应速度，提升了芯片电路的整体性能。 | ||
| 搜索关键词： | 比较单元 上拉 两条通路 输出信号控制 外部输入信号 本实用新型 电路结构 方波信号 减小信号 输出信号 数字信号 芯片电路 芯片逻辑 运算单元 高电平 总线 导通 时延 受限 带宽 芯片 响应 | ||
【主权项】：
1.一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平连接其中一条通路，用于将所述电路结构的输出信号直接上拉至上拉电平。/n
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