[实用新型]一种用于减少数字信号上升时间的电路结构

说明书

本实用新型公开了一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平用于将芯片逻辑运算单元的输入信号直接上拉至外部输入信号所定义的高电平，从而减小信号时延。通过该种方式，可以显著减少方波信号的上升时间，总线中信号的上升时间及带宽将不再受限于RC延时，提高了芯片的响应速度，提升了芯片电路的整体性能。

技术领域

本实用新型涉及数字集成电路芯片设计领域，具体涉及一种用于减少数字信号上升时间的电路结构。

背景技术

数字集成电路芯片通常是通过时钟信号的上升沿来触发相应的动作。信号的上升时间通常有两种定义：第一种是信号从所定义高电平的10％上升到90％所经历的时间；另一种是信号从所定义高电平的20％上升到80％所经历的时间。对于数字电路芯片，其引脚输入/输出的通常是方波信号，理想的方波信号的上升边沿非常陡峭，上升时间近似于零。由于数字芯片通常是由时钟信号的上升沿触发动作，因此方波信号上升沿时延越短、边沿越陡峭往往会提供给芯片更快地响应速度，有效提升信号的带宽。

但在现实情况中，由于电路中电阻电容产生的RC延时等的影响，使输入方波信号的上升沿呈一定斜率平缓上升，芯片输入的方波信号的上升沿往往会存在很大的延时。比如I2C总线上主端芯片会挂接许多个从端芯片，由于电路中上拉电阻及寄生电容的影响，主从端的芯片发送和接收的信号通常存在很大的延时，造成数字方波信号的上升沿不再陡峭而是呈一定斜率平缓上升，时钟和数据信号具有较大的上升时间，芯片的响应速度也会随之下降。而且同一电路中挂载的器件个数越多，其寄生电容也越大，信号的上升沿变化也越加缓慢，信号上升时间变大，限制了芯片的响应速度。

实用新型内容

为了解决上述问题，本实用新型针对于数字电路中方波信号的上升时间因RC延时而增长，从而限制芯片速度的问题，提出了一种在数字芯片内部减少信号上升时间的电路结构及方法。

为实现上述目的，本实用新型采用以下技术方案：

一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平连接其中一条通路，用于将所述电路结构的输出信号直接上拉至上拉电平。

进一步地，所述比较单元的输出信号通过反相器和开关器件实现控制。

进一步地，所述比较单元为电压比较器，所述电压比较器接收三个输入信号，分别为预先设定的参考电压1、预先设定的参考电压2和外部输入信号。

进一步地，所述两条通路分别为通路1和通路2，所述电路结构输出端连接芯片逻辑运算单元输入端；通路1通过开关器件1使外部输入信号与芯片逻辑运算单元导通或断开；通路2通过反相器和开关器件2使上拉电平与芯片逻辑运算单元导通或断开，所述上拉电平和开关器件2之间串联上拉电阻。

进一步地，所述开关器件为MOS管。

进一步地，所述上拉电平的幅值与外部输入信号所定义的高电平逻辑的电压值相等。

进一步地，所述的参考电压1的值设定为外部输入信号所定义高电平的1/M倍，M优选为5；所述的参考电压2的值设定为外部输入信号所定义高电平的1/N倍，N优选为1.25。

本实用新型的有益效果是：