[实用新型]一种用于减少数字信号上升时间的电路结构

权利要求书

1.一种用于减少数字信号上升时间的电路结构，其特征在于，包括比较单元、两条通路和上拉电平，所述比较单元用于甄别输入信号幅值并输出信号，所述比较单元的输出信号控制所述两条通路在不同的条件下导通，所述上拉电平连接其中一条通路，用于将所述电路结构的输出信号直接上拉至上拉电平。

2.根据权利要求1所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述比较单元的输出信号通过反相器和开关器件实现控制。

3.根据权利要求1所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述比较单元为电压比较器，所述电压比较器接收三个输入信号，分别为预先设定的参考电压1、预先设定的参考电压2和外部输入信号。

4.根据权利要求3所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述两条通路分别为通路1和通路2，所述电路结构的输出端连接芯片逻辑运算单元输入端；通路1通过开关器件1使外部输入信号与芯片逻辑运算单元导通或断开；通路2通过反相器和开关器件2使上拉电平与芯片逻辑运算单元导通或断开，所述上拉电平和开关器件2之间串联上拉电阻。

5.根据权利要求2或4所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述开关器件为MOS管。

6.根据权利要求4所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述上拉电平的幅值与外部输入信号所定义的高电平逻辑的电压值相等。

7.根据权利要求3或4所述的一种用于减少数字信号上升时间的电路结构，其特征在于，所述的参考电压1的值设定为外部输入信号所定义高电平的1/M倍，M为5；所述的参考电压2的值设定为外部输入信号所定义高电平的1/N倍，N为1.25。