[发明专利]一种中断方法、装置及FPGA和存储介质有效
| 申请号： | 201910736388.4 | 申请日： | 2019-08-09 |
| 公开（公告）号： | CN110515871B | 公开（公告）日： | 2021-05-25 |
| 发明（设计）人： | 王凯 | 申请（专利权）人： | 苏州浪潮智能科技有限公司 |
| 主分类号： | G06F13/26 | 分类号： | G06F13/26;G06F13/40 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 史翠 |
| 地址： | 215100 江苏省苏州市吴*** | 国省代码： | 江苏;32 |
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| 摘要： | 本申请公开了一种基于FPGA的RISC‑V架构的中断方法、装置及一种FPGA和计算机可读存储介质，该方法包括：获取中断信号，根据每个中断信号的使能确定有效中断；生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。本申请提供的基于FPGA的RISC‑V架构的中断方法，实现了FPGA的RISC‑V架构中中断系统的可配性和灵活性。 | ||
| 搜索关键词： | 一种 中断 方法 装置 fpga 存储 介质 | ||
【主权项】：
1.一种基于FPGA的RISC-V架构的中断方法，其特征在于，包括：/n获取中断信号，根据每个中断信号的使能确定有效中断；/n生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；/n若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；/n若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；/n根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。/n
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