[发明专利]一种中断方法、装置及FPGA和存储介质

说明书

本申请公开了一种基于FPGA的RISC‑V架构的中断方法、装置及一种FPGA和计算机可读存储介质，该方法包括：获取中断信号，根据每个中断信号的使能确定有效中断；生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。本申请提供的基于FPGA的RISC‑V架构的中断方法，实现了FPGA的RISC‑V架构中中断系统的可配性和灵活性。

技术领域

本申请涉及计算机技术领域，更具体地说，涉及一种基于FPGA的RISC-V架构的中断方法、装置及一种FPGA和一种计算机可读存储介质。

背景技术

FPGA(中文全称：现场可编程门阵列，英文全称：Field－Programmable GateArray)由于可编程灵活性高、开发周期短、并行计算等特点，在各个领域各个业中的应用越来越广泛。

目前RISC-V(精简指令集计算)中，中断系统不具有可配性，修改中断优先级需要从硬件上修改，极大的制约了软件层的灵活性。

因此，如何实现FPGA的RISC-V架构中中断系统的可配性和灵活性是本领域技术人员需要解决的技术问题。

发明内容

本申请的目的在于提供一种基于FPGA的RISC-V架构的中断方法、装置及一种FPGA和一种计算机可读存储介质，实现了FPGA的RISC-V架构中中断系统的可配性和灵活性。

为实现上述目的，本申请提供了一种基于FPGA的RISC-V架构的中断方法，包括：

获取中断信号，根据每个中断信号的使能确定有效中断；

生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；

若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；

若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；

根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。

其中，所述根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系，包括：

获取所述目标时间段内每个寄存器序列对应的中断的处理次数；

根据所述处理次数确定所述寄存器序列与优先级的对应关系；其中，所述优先级与所述处理次数呈正相关。

其中，所述内存中的寄存器序列与优先级的对应关系默认为所述优先级与所述ID呈负相关。

其中，还包括：

接收更新命令，并根据所述更新命令更新所述内存中的寄存器序列与优先级的对应关系。

其中，还包括：

显示所述目标时间段内每个中断的处理次数、优先级、ID、中断号、使能中的任一项或任几项的组合。

为实现上述目的，本申请提供了一种基于FPGA的RISC-V架构的中断装置，包括：

获取模块，用于获取中断信号，根据每个中断信号的使能确定有效中断；

确定模块，用于生成每个所述有效中断的寄存器序列，并确定仲裁模式；若仲裁模式为顺序仲裁，则启动第一目标模块的工作流程；若所述仲裁模式为触发仲裁，则启动第二目标模块的工作流程；其中，所述寄存器序列包括所述有效中断的ID和中断号；