[发明专利]一种中断方法、装置及FPGA和存储介质

权利要求书

1.一种基于FPGA的RISC-V架构的中断方法，其特征在于，包括：

获取中断信号，根据每个中断信号的使能确定有效中断；

生成每个所述有效中断的寄存器序列，并基于中断寄存器确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；

若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；

若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；

根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。

2.根据权利要求1所述中断方法，其特征在于，所述根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系，包括：

获取所述目标时间段内每个寄存器序列对应的中断的处理次数；

根据所述处理次数确定所述寄存器序列与优先级的对应关系；其中，所述优先级与所述处理次数呈正相关。

3.根据权利要求1所述中断方法，其特征在于，所述内存中的寄存器序列与优先级的对应关系默认为所述优先级与所述ID呈负相关。

4.根据权利要求3所述中断方法，其特征在于，还包括：

接收更新命令，并根据所述更新命令更新所述内存中的寄存器序列与优先级的对应关系。

5.根据权利要求1至4中任一项所述中断方法，其特征在于，还包括：

显示所述目标时间段内每个中断的处理次数、优先级、ID、中断号、使能中的任一项或任几项的组合。

6.一种基于FPGA的RISC-V架构的中断装置，其特征在于，包括：

获取模块，用于获取中断信号，根据每个中断信号的使能确定有效中断；

确定模块，用于生成每个所述有效中断的寄存器序列，并基于中断寄存器确定仲裁模式；若仲裁模式为顺序仲裁，则启动第一目标模块的工作流程；若所述仲裁模式为触发仲裁，则启动第二目标模块的工作流程；其中，所述寄存器序列包括所述有效中断的ID和中断号；

所述第一目标模块，用于获取内存中的寄存器序列与优先级的对应关系；

所述第二目标模块，用于根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；

处理模块，用于根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。

7.根据权利要求6所述中断装置，其特征在于，还包括：

更新模块，用于接收更新命令，并根据所述更新命令更新所述内存中的寄存器序列与优先级的对应关系。

8.根据权利要求6或7所述中断装置，其特征在于，还包括：

显示模块，用于显示所述目标时间段内每个中断的处理次数、优先级、ID、中断号、使能中的任一项或任几项的组合。

9.一种FPGA，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求1至5任一项所述中断方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至5任一项所述中断方法的步骤。