[发明专利]一种快速配置FPGA的配置存储器的电路有效
申请号: | 201910425003.2 | 申请日: | 2019-05-21 |
公开(公告)号: | CN110289032B | 公开(公告)日: | 2021-05-07 |
发明(设计)人: | 薛庆华;王海力;陈了贤;马明 | 申请(专利权)人: | 京微齐力(北京)科技有限公司 |
主分类号: | G11C7/22 | 分类号: | G11C7/22;G11C8/04;H03M9/00 |
代理公司: | 北京亿腾知识产权代理事务所(普通合伙) 11309 | 代理人: | 陈霁 |
地址: | 100190 北京市海淀区*** | 国省代码: | 北京;11 |
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摘要: | 一种配置FPGA的配置存储器的电路。在实施例中,电路包括:配置控制模块,在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据;串行化模块,在第二时钟信号的控制下把多个并行信号转换成串行信号;去串行模块,在第二时钟信号的控制下,提供和多个第二并行信号有关的多个第三时钟信号,并且把串行信号转化成多个第二并行信号;移位模块,包括多个缓冲器单元,在多个第三时钟信号的控制下,将多个第二并行信号中的单个比特或比特组合并行移位到对应的缓冲器单元中;配置存储器阵列,将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。本说明书实施例的电路可大幅提高配置数据写入存储器的速度。 | ||
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【主权项】:
1.一种配置FPGA的配置存储器的电路,包括:配置控制(CCB)模块,用于在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据,所述配置数据包括多个第一并行信号在第一时钟信号的第一时钟周期的单个比特或比特组合;串行化模块,用于在第二时钟信号的控制下把多个第一并行信号(din)转换成串行信号;所述串行信号包括在第二时钟信号的和第一时钟周期对应的时钟周期中串行排列的所述单个比特或比特组合;去串行模块,用于在第二时钟信号的控制下,提供和多个第二并行信号有关的多个第三时钟信号,并且把串行信号(dins)转化成多个第二并行信号(din);所述多个第二并行信号各自包括在第三时钟信号的和第一时钟周期对应的时钟周期中的所述单个比特或比特组合;移位模块,包括多个缓冲器单元,用于在多个第三时钟信号的控制下,将多个第二并行信号中的单个比特或比特组合并行移位到各自对应的缓冲器单元中;配置存储器阵列,用于将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。
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