[发明专利]一种快速配置FPGA的配置存储器的电路

说明书

一种配置FPGA的配置存储器的电路。在实施例中，电路包括：配置控制模块，在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据；串行化模块，在第二时钟信号的控制下把多个并行信号转换成串行信号；去串行模块，在第二时钟信号的控制下，提供和多个第二并行信号有关的多个第三时钟信号，并且把串行信号转化成多个第二并行信号；移位模块，包括多个缓冲器单元，在多个第三时钟信号的控制下，将多个第二并行信号中的单个比特或比特组合并行移位到对应的缓冲器单元中；配置存储器阵列，将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。本说明书实施例的电路可大幅提高配置数据写入存储器的速度。

技术领域

本说明书涉及FPGA技术领域，尤其涉及一种快速配置FPGA的配置存储器的电路。

背景技术

在基于SRAM(静态随机存取存储器，Static Random-Access Memory)的FPGA芯片中，查找表LUT等的配置信息都存储在SRAM中，这种SRAM称之为配置存储器。在芯片正常工作之前，需要先把用户的全部配置信息都存储到配置存储器里面。这样芯片从初始到正常工作时间通常由芯片的上电复位por时间和配置存储器存储时间(称之为配置时间)组成。在一些应用时候需要尽量的减少配置时间。

配置存储器的工作原理和一块单端口的SRAM类似，区别在于由于读写的位宽较大，通常采用先把数据移位shift进去，再一次写入的方式。如此带来较长的配置时间。假设配置存储器的大小为M比特，则移位的时间就需要M*Tcyc的时间，Tcyc为shift的时钟周期。

发明内容

本说明书一个或多个实施例描述了一种配置FPGA的配置存储器的电路。该电路包括：配置控制模块，用于在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据，所述配置数据包括多个第一并行信号在第一时钟信号的第一时钟周期的单个比特或比特组合；串行化模块，用于在第二时钟信号的控制下把多个第一并行信号转换成串行信号；所述串行信号包括在第二时钟信号的和第一时钟周期对应的时钟周期中串行排列的所述单个比特或比特组合；去串行模块，用于在第二时钟信号的控制下，提供和多个第二并行信号有关的多个第三时钟信号，并且把串行信号转化成多个第二并行信号；所述多个第二并行信号各自包括在第三时钟信号的和第一时钟周期对应的时钟周期中的所述单个比特或比特组合；移位模块，包括多个缓冲器单元，用于在多个第三时钟信号的控制下，将多个第二并行信号中的单个比特或比特组合并行移位到各自对应的缓冲器单元中；配置存储器阵列，用于将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。

在一种可能的实施方式下，所述多个第一并行信号包括4个第一并行信号；串行化电路包括：第一至第四D触发器，用于在第一时钟信号的控制下，分别以4个第一并行信号为输入信号；其中，第一D触发器和第三D触发器以第一时钟信号的反信号为时钟输入，第二D触发器和第四D触发器以第一时钟信号为时钟输入；第一选择器和第二选择器，用于在第一时钟信号的控制下各自从第一和第二D触发器以及第三和第四D触发器的输出信号中选择2个输出；第十一D触发器器和第十二D触发器，用于在第二时钟信号的控制下，各自以第一和第二选择器的输出信号为输入信号；第三选择器，用于在第二时钟信号的控制下，从第十一和第十二D触发器的输出中选择信号而形成串行信号。

在一种可能的实施方式下，电路包括第五选择器，在选二使能信号的控制下分别选择4个第一并行信号中的第三信号或2个并行信号中的第一信号；第六选择器，在选二使能信号的控制下分别选择4个第一并行信号中的第四信号或2个并行信号中的第二信号。

在一种可能的实施方式下，去串行电路包括：第一组D触发器，包括第五至第八D触发器，将自身的负输出端耦合到D输入端，在第二时钟信号的控制下提供多个第三时钟信号；其中，第五和第七D触发器的时钟输入端为第二时钟信号，第六和第八D触发器的时钟输入端为第二时钟信号的反信号；第二组D触发器，由4个D触发器构成，以串行信号为D输入端输入信号，并且各自以对应的第三时钟信号耦合到时钟输入端，以便提供相应的第二并行信号。