[发明专利]一种快速配置FPGA的配置存储器的电路有效
申请号: | 201910425003.2 | 申请日: | 2019-05-21 |
公开(公告)号: | CN110289032B | 公开(公告)日: | 2021-05-07 |
发明(设计)人: | 薛庆华;王海力;陈了贤;马明 | 申请(专利权)人: | 京微齐力(北京)科技有限公司 |
主分类号: | G11C7/22 | 分类号: | G11C7/22;G11C8/04;H03M9/00 |
代理公司: | 北京亿腾知识产权代理事务所(普通合伙) 11309 | 代理人: | 陈霁 |
地址: | 100190 北京市海淀区*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 快速 配置 fpga 存储器 电路 | ||
1.一种用于配置FPGA的配置存储器电路,包括:
配置控制(CCB)模块,用于在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据,所述配置数据包括多个第一并行信号在第一时钟信号的第一时钟周期的单个比特或比特组合;
串行化模块,用于在第二时钟信号的控制下把多个第一并行信号(din)转换成串行信号;所述串行信号包括在第二时钟信号的和第一时钟周期对应的时钟周期中串行排列的所述单个比特或比特组合;
去串行模块,用于在第二时钟信号的控制下,提供和多个第二并行信号有关的多个第三时钟信号,并且把串行信号(dins)转化成多个第二并行信号(din);所述多个第二并行信号各自包括在第三时钟信号的和第一时钟周期对应的时钟周期中的所述单个比特或比特组合;
移位模块,包括多个缓冲器单元,用于在多个第三时钟信号的控制下,将多个第二并行信号中的单个比特或比特组合并行移位到各自对应的缓冲器单元中;
配置存储器阵列,用于将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。
2.如权利要求1所述的电路,其特征在于,所述多个第一并行信号包括4个第一并行信号;串行化电路包括:
第一至第四D触发器(601-604),用于在第一时钟信号的控制下,分别以4个第一并行信号为输入信号;其中,第一D触发器和第三D触发器以第一时钟信号的反信号为时钟输入,第二D触发器和第四D触发器以第一时钟信号为时钟输入;
第一选择器和第二选择器(611-612),用于在第一时钟信号的控制下各自从第一和第二D触发器以及第三和第四D触发器的输出信号中选择2个输出;
第十一D触发器器和第十二D触发器(621-622),用于在第二时钟信号的控制下,各自以第一和第二选择器的输出信号为输入信号;
第三选择器(631),用于在第二时钟信号的控制下,从第十一和第十二D触发器的输出中选择信号而形成串行信号。
3.如权利要求2所述的电路,其特征在于,包括第五选择器(651),在选二使能信号的控制下分别选择4个第一并行信号中的第三信号或2个并行信号中的第一信号;第六选择器(652),在选二使能信号的控制下分别选择4个第一并行信号中的第四信号或2个并行信号中的第二信号。
4.如权利要求1所述的电路,其特征在于,去串行电路包括:
第一组D触发器,包括第五至第八D触发器(801-804),将自身的负输出端耦合到D输入端,在第二时钟信号的控制下提供多个第三时钟信号;其中,第五和第七D触发器的时钟输入端为第二时钟信号,第六和第八D触发器的时钟输入端为第二时钟信号的反信号;
第二组D触发器(831-834),由4个D触发器构成,以串行信号为D输入端输入信号,并且各自以对应的第三时钟信号耦合到时钟输入端,以便提供相应的第二并行信号。
5.如权利要求4所述的电路,其特征在于,去串行电路包括:
选择器组,包括第一至第四选择器(811-814),分别对应第五至第八D触发器,以第五至第八D触发器的输出信号作为第一输入信号;第一选择器和第二选择器以第二时钟信号作为第二输入信号,第三选择器以第五D触发器的输出为第二输入信号,第四选择器以第六D触发器的输出为第二输入信号;
第九D触发器(821),以选二使能信号的反信号为D输入信号,以第二时钟信号为时钟信号;
第十D触发器(822),以第九D触发器的输出信号为D输入信号,以第二时钟信号为时钟信号;
其中,第五D触发器和第六D触发器以选二使能信号的反信号作为清零输入端的输入信号,第七D触发器以第九D触发器的输出信号作为清零输入端的输入信号;第八D触发器以第十D触发器的输出信号作为清零输入端的输入信号。
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