[发明专利]一种适用于CPU核频率提升的布局布线方法

摘要

本发明公开了一种适用于CPU核频率提升的布局布线方法，本发明对物理实现的布局布线方法进行了改进，在布局阶段就进行时钟树预综合，在布局布线全过程（带时钟树预综合的布局、时钟树综合、布线）中均使用有用偏移(Useful Skew)和先进片上变化(AOCV)，并且全流程都不修复保持时间违例，在布线完之后进行电阻电容系数校正，然后重新执行带时钟树预综合的布局‑时钟树综合‑布线，本发明能够实现CPU核更高的频率同时保持实现面积和功耗可控，加快多模式多端角下的时序收敛速度，本发明具有流程简单、可操作性强，时序收敛速度快的优点，并且仍能满足其他签核流片条件。

主权项

1.一种适用于CPU核频率提升的布局布线方法，其特征在于实施步骤包括：1）输入设计文件；2）设置流程约束，执行带时钟树预综合的布局，且在布局过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；3）执行时钟树综合，且在时钟树综合过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；4）执行布线对时钟线和信号线按规则完成绕线，且在布线过程中不修复保持时间违例，采用有用偏移修复建立时间违例，采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值；5）提取绕线后金属线的电阻电容值，将金属线绕线后的电阻电容值、绕线前的电阻电容值比较产生电阻电容系数，并将电阻电容系数反标到输入设计文件中的工艺文件上；6）判断是否时序收敛，如果时序不收敛则跳转执行步骤2）；否则，跳转执行下一步；7）结束并退出。