[发明专利]一种适用于CPU核频率提升的布局布线方法有效
申请号: | 201910121590.6 | 申请日: | 2019-02-19 |
公开(公告)号: | CN109783984B | 公开(公告)日: | 2023-02-07 |
发明(设计)人: | 何小威;赵振宇;黄鹏程;马驰远;乐大珩;冯超超;栾晓琨;贾勤 | 申请(专利权)人: | 中国人民解放军国防科技大学 |
主分类号: | G06F30/392 | 分类号: | G06F30/392;G06F30/398 |
代理公司: | 湖南兆弘专利事务所(普通合伙) 43008 | 代理人: | 谭武艺 |
地址: | 410073 湖南*** | 国省代码: | 湖南;43 |
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摘要: | |||
搜索关键词: | 一种 适用于 cpu 频率 提升 布局 布线 方法 | ||
本发明公开了一种适用于CPU核频率提升的布局布线方法,本发明对物理实现的布局布线方法进行了改进,在布局阶段就进行时钟树预综合,在布局布线全过程(带时钟树预综合的布局、时钟树综合、布线)中均使用有用偏移(Useful Skew)和先进片上变化(AOCV),并且全流程都不修复保持时间违例,在布线完之后进行电阻电容系数校正,然后重新执行带时钟树预综合的布局‑时钟树综合‑布线,本发明能够实现CPU核更高的频率同时保持实现面积和功耗可控,加快多模式多端角下的时序收敛速度,本发明具有流程简单、可操作性强,时序收敛速度快的优点,并且仍能满足其他签核流片条件。
技术领域
本发明涉及高性能CPU核的集成电路电子自动化设计技术领域,具体涉及一种适用于CPU核频率提升的布局布线方法。
背景技术
高性能CPU核的物理实现一直是微处理器设计的难点,CPU核实现频率的高低直接影响到微处理器的性能好坏。如何从物理设计的布局布线方法上将CPU核的频率提升是一个值得研究的课题。先进工艺下CPU核的物理实现主要问题表现在以下方面:
1. 随着芯片工艺进入到超深亚微米阶段,工艺参数对器件延时的影响日益凸显,先进工艺下的金属线宽度降低到只有几十纳米,同时线电阻又急剧增大,这给处理器核的时序收敛带来不小的麻烦。
2. 时钟树综合(CTS)作为物理设计中非常重要的一个步骤,通常在布局完成之后才开始进行。CPU核的物理设计频率高、密度大,传统的物理设计流程在布局阶段并不考虑时钟树单元插入对布局位置和绕线资源的影响,因而布局阶段的时序结果和时钟树综合阶段的时序结果并不完全一致,很有可能在布局阶段发现时序已经收敛,但是等执行完时钟树综合之后发现时序恶化不少。
3. 传统的时钟树综合主要是满足低延时、低偏斜(Skew)的要求。CPU核逻辑量大,时序复杂,低偏斜的时钟树是限制频率提升的主要因素。而且,先进工艺各端角下不同线和单元的延时变化幅度较大,时钟树低偏斜要求变得更加难以满足。
4. 早期工艺下物理设计流程都采用固定的值来反映片上工艺变化(OCV)对单元和线延时的影响。当前主流工艺已经进入纳米阶段,采用固定的片上变化值来约束时序进行布局布线会导致时序过度悲观,从而影响CPU核的频率突破。
5. 传统的布局布线方法除了集中修复建立时间(setup)违例之外,在执行完时钟树综合之后、或者布线时一般都会修复保持时间(hold)违例。先进工艺下hold的不确定性随着单元阈值的变化而变化,一般布局布线工具所报的hold违例和时序签核(Signoff)工具报出的hold违例存在不小的差异,因此在时钟树综合或布线阶段修复hold可能会导致过修、布局布线密度过大、功耗过大等一系列问题。
近年来,为了提升CPU核的频率也有不少新的实现技术涌现出来,例如网格(Mesh)时钟树、混合布局等。但鲜有从布局布线方法学本身的角度以最小的代价最大化限度地提升频率同时保持实现面积和功耗可控。
发明内容
本发明要解决的技术问题:针对现有技术的上述问题,提供一种适用于CPU核频率提升的布局布线方法,本发明能够实现CPU核更高的频率同时保持实现面积和功耗可控,加快多模式多端角下的时序收敛速度,本发明具有流程简单、可操作性强,时序收敛速度快的优点,并且仍能满足其他签核流片条件。
为了解决上述技术问题,本发明采用的技术方案为:
一种适用于CPU核频率提升的布局布线方法,实施步骤包括:
1)输入设计文件;
2)设置流程约束,执行带时钟树预综合的布局,且在布局过程中不修复保持时间违例,采用有用偏移修复建立时间违例,采用先进片上工艺变化在不同的时序路径上加上不同的工艺偏差值;
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