[发明专利]一种IES联合FPGA硬件仿真加速系统

摘要

本发明提供了一种IES联合FPGA硬件仿真加速系统，该系统包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块。IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果并显示；FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生测试激励时钟和被测FPGA设计各时钟域工作时钟，驱动输入缓冲区输出并行激励数据至被测FPGA设计；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中。本发明降低了仿真环境的运行负担，提高了FPGA仿真的速度。

主权项

1.一种IES联合FPGA硬件仿真加速系统，其特征在于包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块；软硬件通信模块用于实现IES仿真环境与FPGA硬件加速模块之间的通信交互；其中：IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果，在IES仿真环境中显示；FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生时钟树，所述时钟树包括测试激励时钟和被测FPGA设计各时钟域工作时钟，测试激励时钟用于驱动输入缓冲区输出并行激励数据至被测FPGA设计；被测FPGA设计各时钟域工作时钟连接至被测FPGA设计，用于替代被测FPGA设计中的各时钟域工作时钟信号；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中。