[发明专利]一种IES联合FPGA硬件仿真加速系统

说明书

本发明提供了一种IES联合FPGA硬件仿真加速系统，该系统包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块。IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果并显示；FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生测试激励时钟和被测FPGA设计各时钟域工作时钟，驱动输入缓冲区输出并行激励数据至被测FPGA设计；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中。本发明降低了仿真环境的运行负担，提高了FPGA仿真的速度。

技术领域

本发明涉及一种FPGA仿真加速系统，特别是使用可编程逻辑仿真软件与FPGA硬件联合的方法完成FPGA设计的仿真加速，属于FPGA仿真测试技术领域。

背景技术

仿真验证是FPGA软件设计测试的必要步骤，是保障FPGA软件质量的有效手段之一。可编程逻辑门阵列(FPGA)器件使用的规模和设计复杂度节节攀升。常规的FPGA仿真软件如IES、Modelsim等，仿真环境调试和运行时间长，已经不能完全满足日益紧张的型号研制任务。因此，需要研究对于FPGA代码的仿真验证加速技术来满足应用要求。

目前仿真硬件加速的实现有两个途径，分别为基于FPGA的加速方法和基于专用加速计算结构的方法。基于专用加速计算结构的方法，需要设计专用的计算结构，研发和实验成本高，已经有相应产品应用了专业集成电路验证，但是价格居高不下，且可扩展行不强，往往应用于资金量充足的超大规模集成电路研发。基于FPGA的加速方法归功于FPGA设计灵活可以重构的特性，研发和实验成本低，可扩展性强，适用于小规模专业集成电路研发或者FPGA设计的验证。

国际商业机器公司专利CN201380017736.3公开一种基于FPGA的硬件加速器的周期精确的和周期再现的内存，包括用FPGA来仿真被测器件的操作方法。该发明在一个实例中，通过从目标内存存储阵列中分离被测设计内存接口协议，创建内存的周期精确的模型。但是，该方法对于硬件设计的要求过高，除了有FPGA外还需要在硬件上附加内存，并且受到内存大小影响，对仿真软件适应能力差。

《基于FPGA的软硬件协同仿真平台的设计》公开了一种基于FPGA的软硬件系统方法，包括：使用网口进行通信、使用图形界面打开数据的操作。然而，对比文件公开的处理方式仅限于单一时钟域，应用场景也只包含对于单独算法的验证。

综上所述，现有技术存在下列问题：

(1)、硬件结构复杂，对于加速板卡有特殊要求，可重用性不强；

(2)、仿真验证软件和硬件通信机制建立不完善，不能实时控制被测设计运行，限制了仿真加速应用场景；

(3)、对硬件运行速率没有明确的控制要求，不利于FPGA布局布线操作，容易出现时序无法收敛的情况。

发明内容

本发明的技术解决问题是：克服现有技术的不足，一种IES联合FPGA硬件仿真加速系统，使用简单的通用的硬件环境，完成FPGA设计的仿真加速，提高FPGA设计验证效率。

本发明的技术解决方案是：一种IES联合FPGA硬件仿真加速系统，该系统包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块；软硬件通信模块用于实现IES仿真环境与FPGA硬件加速模块之间的通信交互；其中：

IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果，在IES仿真环境中显示；