[发明专利]一种IES联合FPGA硬件仿真加速系统

权利要求书

1.一种IES联合FPGA硬件仿真加速系统，其特征在于包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块；软硬件通信模块用于实现IES仿真环境与FPGA硬件加速模块之间的通信交互；其中：

IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果，在IES仿真环境中显示；

FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生时钟树，所述时钟树包括测试激励时钟和被测FPGA设计各时钟域工作时钟，测试激励时钟用于驱动输入缓冲区输出并行激励数据至被测FPGA设计；被测FPGA设计各时钟域工作时钟连接至被测FPGA设计，用于替代被测FPGA设计中的各时钟域工作时钟信号；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中；

所述FPGA硬件加速模块包括输入FIFO、控制逻辑、时钟树产生模块、输出FIFO、输出缓存RAM，其中：

输入FIFO，用于存储激励数据，并在测试激励时钟的驱动下输出激励数据至被测FPGA设计；同一时刻的激励数据存储在同一个存储单元；

控制逻辑，接收硬件接口发送的数据搬移指令，将输出FIFO中的一定数量的测试数据搬移到输出缓存RAM中；接收硬件接口发送的门控时钟开启指令，产生有效的门控时钟至时钟树产生模块；

时钟树产生模块，产生时钟树，并在门控时钟的使能控制下输出测试激励时钟和被测FPGA设计各时钟域工作时钟，测试激励时钟用于驱动输入缓冲区输出并行激励数据至被测FPGA设计；被测FPGA设计各时钟域工作时钟连接至被测FPGA设计，用于替代被测FPGA设计中各时钟域工作时钟信号；

输出FIFO，用于存储被测FPGA设计输出的测试数据，并在测试激励时钟的驱动下输出并行测试数据至被测FPGA设计；同一时刻的测试数据存储在同一个存储单元；输入FIFO的输出数据总线连接至被测FPGA设计的端口上，激励数据的比特位与被测FPGA设计的端口一一对应；

输出缓存RAM，用于存储被测FPGA设计输出的测试数据，供硬件接口读取。

2.根据权利要求1所述的一种IES联合FPGA硬件仿真加速系统，其特征在于所述IES仿真模块包括仿真环境、仿真环境接口模块，其中：

仿真环境，用于按照仿真时钟频率，编译被测FPGA的激励文件，产生激励信号；将激励数据和测试数据同时显示出来；

仿真环境接口模块，对预设时间段内激励信号，按照仿真时钟频率，将激励信号转换成激励数据，之后，将激励数据缓存，通过软硬件通信模块将激励数据发送给FPGA硬件加速模块，接收软硬件通信模块发送的测试数据，并按照时序转发给仿真环境。

3.根据权利要求1所述的一种IES联合FPGA硬件仿真加速系统，其特征在于当被测FPGA设计工作时钟的最小公倍数与仿真时钟频率呈整数倍关系时，所述时钟树产生模块将其工作频率，所述时钟树产生模块将其工作频率等效为仿真时钟频率，将其工作时钟作为测试激励时钟输出至输入FIFO；将工作频率等效为根据被测FPGA设计各时钟域工作时钟的最小公倍数频率，再根据相应的分频比例分别产生被测FPGA设计各时钟域工作时钟。

4.根据权利要求3所述的一种IES联合FPGA硬件仿真加速系统，其特征在于所述被测FPGA设计各时钟域工作时钟的占空比为1/N，其中N为分频比例。

5.根据权利要求1所述的一种IES联合FPGA硬件仿真加速系统，其特征在于当被测FPGA设计工作时钟的最小公倍数与仿真时钟频率呈非整数倍关系时，所述时钟树产生模块将其工作频率等效为仿真时钟频率，将其工作时钟作为测试激励时钟输出至输入FIFO；将工作时钟作为DDS的参考时钟，将仿真时钟频率作为DSS的参考时钟频率值计算相应的频率控制字，分别产生被测FPGA设计各时钟域工作时钟。