[发明专利]在128位宽的操作数上的融合乘加浮点运算

摘要

一种浮点单元(10)被配置为在三个128位宽的操作数(100，102，104)上实现融合乘加运算，包括：(i)113×113位乘法器(14)；(ii)左移位器(18)；(iii)右移位器(20)；(iv)选择电路(24)，其包括3到2压缩器(25)；(v)加法器(26)，其连接到来自选择电路(24)的数据流；(vi)第一反馈路径(36)，其将加法器(26)的进位输出(91)连接到选择电路(24)；(vii)第二反馈路径(38)，其将加法器(26)的输出连接到移位器(18，20)，用于使中间宽结果(86)通过移位器(18，20)。

主权项

1.一种浮点单元(10)，被配置为在三个128位宽的操作数(100，102，104)上实现融合乘加运算，包括：(i)113×113位乘法器(14)，其连接到用于乘法操作数(100，102)的数据流，并被配置为迭代地计算226位进位保存乘积(70)，其中，和项(71)和进位项(74)被分成所述乘积(70)的高部分(72，75)和低部分(73，76)；(ii)左移位器(18)，其连接到用于加数操作数(104)的高部分(78)和低部分(79)的数据流，并被配置为传递所述加数(77)的对齐部分；(iii)右移位器(20)，其连接到用于所述加数操作数(104)的所述高部分(78)和所述低部分(79)的所述数据流，并被配置为传递所述加数(77)的所述对齐部分；(iv)选择电路(24)，其连接到所述移位器(18，20)的输出并包括3到2压缩器(25)以将所述和项(71)和所述进位项(74)与所述加数(77)合并；(v)加法器(26)，其连接到来自所述选择电路(24)的数据流；(vi)第一反馈路径(36)，其将所述加法器(26)的进位输出(91)连接到所述选择电路(24)，用于在两个后续加法中，针对所述高部分(72，75，78)和所述低部分(73，76，79)执行中间乘积(70)和对齐的加数(77)的宽加法运算；(vii)第二反馈路径(38)，其将所述加法器(26)的输出连接到所述移位器(18，20)，用于使中间宽结果(86)通过所述移位器(18，20)以进行规格化以及第二次通过所述加法器(26)以进行舍入。