[发明专利]在128位宽的操作数上的融合乘加浮点运算

说明书

一种浮点单元(10)被配置为在三个128位宽的操作数(100，102，104)上实现融合乘加运算，包括：(i)113×113位乘法器(14)；(ii)左移位器(18)；(iii)右移位器(20)；(iv)选择电路(24)，其包括3到2压缩器(25)；(v)加法器(26)，其连接到来自选择电路(24)的数据流；(vi)第一反馈路径(36)，其将加法器(26)的进位输出(91)连接到选择电路(24)；(vii)第二反馈路径(38)，其将加法器(26)的输出连接到移位器(18，20)，用于使中间宽结果(86)通过移位器(18，20)。

技术领域

本发明一般涉及数据处理系统，尤其涉及用于在128位宽的操作数上执行融合乘加浮点运算的单元、方法、系统和计算机程序产品。

背景技术

2008年发布的IEEE-754-2008二进制浮点运算标准规定了浮点数据架构，该架构通常在计算机硬件中实现，例如具有乘法器的浮点处理器。格式由符号、无符号偏置阶码和有效数组成。符号位是单个位，用“S”表示。用“e”表示的无符号偏置阶码例如对于单精度是8位长，对于双精度是11位长，对于四精度是15位长。有效数例如对于单精度是24位长，对于双精度是53位长，对于四精度是113位长。如IEEE-754-2008标准所定义的，有效数的最高有效位，即所谓的隐含位，从阶码位中解码出。

为了改进浮点算术处理，大多数现代处理器使用称为融合乘法加法(在下面缩写为FMA)的过程来合并浮点乘法运算(例如A×B)和浮点加法运算(例如，+C)，用于作为单个指令执行，例如A×B+C，其中A、B、C是乘法乘积A×B以及C与乘积的和的操作数。通过在单个指令中执行两个运算，FMA过程减少了总体执行时间。FMA过程还提供了改进的精度，因为在以全精度执行了乘法和加法运算之后只需执行舍入。例如，只有一个舍入误差而不是两个。

分析应用程序(尤其是在大数据量上运行时)是非常计算密集型的。它们的主要数据类型是二进制浮点数。这包括商业上可用的分析软件，如ILOG、SPSS、Cognos、Algo以及许多针对保险和银行业的专业分析软件包。

许多移动应用需要位置检测例程，这也是浮点密集型计算。这些例程的性能是远程信息处理等新兴领域的关键，它将移动输入与数据库查询和保险分析代码相结合，并具有实时要求。

随着问题规模的增大，算法的数值灵敏度被放大。这降低了算法的稳定性并降低了收敛速度。这在高性能领域是众所周知的效果。解决此问题的最简单方法是将数学上关键的例程从双精度切换到四精度浮点(128位)。

采用大数据分析，这个数值稳定性问题也在商业领域占据了一席之地。例如，注意到针对非常大的ILOG安装和在大型数据集上运行的客户风险评估代码的收敛问题。对于大型ILOG安装，当切换到128位浮点计算时，注意到收敛速度提高了15-30％。

US 2016/0048374 A1公开了通过使用辅助指令来模拟融合乘加(FMA)运算的技术。根据该现有技术公开的技术，通过辅助指令模拟FMA运算，以使得用于执行未融合乘加运算的现有硬件可用于模拟融合乘加运算而无需其他专用硬件。

模拟第一操作数、第二操作数和第三操作数的融合乘加运算包括由至少一个处理器至少部分地基于将第一操作数与第二操作数相乘来确定中间值。现有技术方法还包括由至少一个处理器确定上中间值或下中间值中的至少一个，其中，确定上中间值包括用指定的比特数对中间值向上舍入，确定下中间值包括用高中间值减去中间值。该方法还包括由至少一个处理器至少部分地基于将第三操作数添加到上中间值或下中间值之一来确定上限值和下限值。该方法还包括由至少一个处理器通过将上限值和下限值相加来确定第一操作数、第二操作数和第三操作数的模拟融合乘加结果。

US 9,104,474 B2公开了用于节能浮点乘法和/或加法运算的方法和电路。实施例提供节能的可变精度乘法和/或加法运算，同时跟踪浮点数的多少尾数位可以是确定的和/或提供包括乘法重放的节能浮点乘法，当乘法结果的最低部分可能影响最终结果时。