[发明专利]在128位宽的操作数上的融合乘加浮点运算

权利要求书

1.一种浮点单元(10)，被配置为在三个128位宽的操作数(100，102，104)上实现融合乘加运算，包括：

(i)113×113位乘法器(14)，其连接到用于乘法操作数(100，102)的数据流，并被配置为迭代地计算226位进位保存乘积(70)，其中，和项(71)和进位项(74)被分成所述乘积(70)的高部分(72，75)和低部分(73，76)；

(ii)左移位器(18)，其连接到用于加数操作数(104)的高部分(78)和低部分(79)的数据流，并被配置为传递所述加数(77)的对齐部分；

(iii)右移位器(20)，其连接到用于所述加数操作数(104)的所述高部分(78)和所述低部分(79)的所述数据流，并被配置为传递所述加数(77)的所述对齐部分；

(iv)选择电路(24)，其连接到所述左移位器(18)和所述右移位器(20)的输出并包括3到2压缩器(25)以将所述和项(71)和所述进位项(74)与所述加数(77)合并；

(v)加法器(26)，其连接到来自所述选择电路(24)的数据流；

(vi)第一反馈路径(36)，其将所述加法器(26)的进位输出(91)连接到所述选择电路(24)，用于在两个后续加法中，针对所述乘积(70)的所述高部分(72，75)和所述加数操作数(104)的所述高部分(78)以及所述乘积(70)的所述低部分(73，76)和所述加数操作数(104)的所述低部分(79)执行中间乘积(70)和对齐的加数(77)的宽加法运算；

(vii)第二反馈路径(38)，其将所述加法器(26)的输出连接到所述左移位器(18)和所述右移位器(20)，用于使中间宽结果(86)通过所述左移位器(18)和所述右移位器(20)以进行规格化以及第二次通过所述加法器(26)以进行舍入。

2.根据权利要求1所述的单元，其中，所述左移位器(18)被实现为具有位旋转功能的右移位器。

3.根据权利要求1所述的单元，其中，所述乘法器(14)被配置为顺序地计算所述乘积(70)的所述高部分(72，75)和所述低部分(73，76)。

4.根据权利要求1所述的单元，还包括前导零计数器(22)，其连接到所述加数操作数(104)的解包电路(12)。

5.根据权利要求1所述的单元，还包括用于如果所述加数(77)的阶码减去所述加数(77)的前导零数量大于所述乘积(70)的阶码加上常数，则将所述乘积(70)与所述加数(77)对齐的装置，其中，所述常数至少为2。

6.根据权利要求5所述的单元，还包括用于在非正规加数(77)的情况下对所述加数(77)进行规格化的装置。

7.根据权利要求5所述的单元，还包括用于将所述乘积(70)的所述高部分(72，75)和所述低部分(73，76)与所述加数(77)对齐并合并到单个数据部分的装置。

8.根据权利要求1所述的单元，还包括用于如果所述加数(77)的阶码减去所述加数(77)的前导零数量小于或等于所述乘积(70)的阶码加上常数，则通过所述左移位器(18)和/或所述右移位器(20)将所述加数(77)与所述乘积(70)对齐的装置，其中，所述常数至少为2。

9.根据权利要求8所述的单元，还包括用于通过所述左移位器(18)和/或所述右移位器(20)将所述加数(77)的所述高部分(78)和所述低部分(79)分别与所述乘积(70)对齐的装置。

10.根据权利要求8所述的单元，还包括用于在有效加法运算的情况下，通过所述选择电路(24)和所述3到2压缩器将所述乘积(70)的所述高部分(72，75，78)和所述低部分(73，76，79)与所述加数(77)相加的装置。