[发明专利]数据处理器及用于控制数据处理器的方法在审
| 申请号： | 201811512155.8 | 申请日： | 2018-12-11 |
| 公开（公告）号： | CN110059043A | 公开（公告）日： | 2019-07-26 |
| 发明（设计）人： | 小池学 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 李辉;张昊 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本公开的实施例涉及数据处理器及用于控制数据处理器的方法。提供了一种能够在总线访问期间抑制延迟变化的数据处理器。根据一个实施例的数据处理器包括环形总线，多个中继电路被耦合为环状，这些中继电路通过该环形总线耦合至多个总线主机和多个从机。每个中继电路包括：仲裁电路，利用作为相邻中继电路的相邻请求数据包的优先级和最近总线主机的总线请求数据包的优先级来仲裁这些请求数据包，并将仲裁之后的请求数据包输出至下一中继电路；以及优先级调整电路，根据总线请求数据包在到达其目的地之前经过的中继电路的数量来调整总线请求数据包的优先级。 | ||
| 搜索关键词： | 中继电路 数据处理器 请求数据包 总线请求 数据包 控制数据处理器 环形总线 总线主机 耦合 仲裁 优先级调整 延迟变化 仲裁电路 总线访问 电路 输出 | ||
【主权项】：
1.一种数据处理器，包括：多个总线主机；多个从机，所述总线主机能够对所述多个从机进行访问；多个中继电路，每个中继电路均耦合至所述总线主机中的每个总线主机和所述从机中的每个从机；以及环形总线，所述中继电路通过所述环形总线被耦合为环状，其中所述中继电路包括：仲裁电路，利用作为相邻中继电路的请求数据包的相邻请求数据包的优先级和作为最近总线主机的请求数据包的总线请求数据包的优先级，仲裁所述相邻请求数据包和所述总线请求数据包，并将仲裁之后的请求数据包输出至下一中继电路；以及优先级调整电路，根据所述总线请求数据包在到达其目的地之前经过的中继电路的数量来调整所述总线请求数据包的优先级。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于瑞萨电子株式会社，未经瑞萨电子株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201811512155.8/，转载请声明来源钻瓜专利网。
- 上一篇：一种UART设备的数据DMA传输方法
- 下一篇：串口切换方法及系统
