[发明专利]一种基于FPGA的图像压缩控制器在审
| 申请号： | 201811262565.1 | 申请日： | 2018-10-27 |
| 公开（公告）号： | CN109379597A | 公开（公告）日： | 2019-02-22 |
| 发明（设计）人： | 田野;王胜男;李伟楠;杨伟光;朱予辰 | 申请（专利权）人： | 北京控制与电子技术研究所 |
| 主分类号： | H04N19/42 | 分类号： | H04N19/42 |
| 代理公司： | 中国航天科工集团公司专利中心 11024 | 代理人： | 葛鹏 |
| 地址： | 100038 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于FPGA的图像压缩控制器，包括：数字信号处理器接口模块(1)、时钟生成模块(2)、寄存器配置模块(3)、图像压缩芯片初始化模块(4)、原始数据发送模块(5)以及压缩数据接收模块(6)。数字信号处理器接口模块(1)实现与数字信号处理器通讯，时钟生成模块(2)为数字信号处理器接口模块提供工作时钟，寄存器配置模块(3)确定数字信号处理器接口模块工作模式，图像压缩芯片初始化模块(4)使压缩芯片进入图像压缩状态、原始数据发送模块(5)将图像数据发送给图像压缩芯片，压缩数据接收模块(6)接收压缩芯片发送的压缩数据。本发明提高了图像压缩效率和可靠性。 | ||
| 搜索关键词： | 数字信号处理器 接口模块 图像压缩芯片 寄存器配置模块 图像压缩控制器 时钟生成模块 数据接收模块 初始化模块 发送模块 压缩芯片 原始数据 压缩 图像压缩效率 工作模式 工作时钟 图像数据 图像压缩 发送 通讯 | ||
【主权项】：
1.一种基于FPGA的图像压缩控制器，其特征在于包括：数字信号处理器接口模块(1)、时钟生成模块(2)、寄存器配置模块(3)、图像压缩芯片初始化模块(4)、原始数据发送模块(5)以及压缩数据接收模块(6)；时钟生成模块(2)时钟信号输出端分别与数字信号处理接口模块(1)时钟输入端、寄存器配置模块(3)时钟输入端、图像压缩芯片初始化模块(4)时钟输入端、原始数据发送模块(5)时钟输入端和压缩数据接收模块(6)时钟输入端连接；数字信号处理器接口模块(1)数据输入输出端与寄存器配置模块(3)数据输入输出端连接；寄存器配置模块(3)初始化信号输出端与图像压缩芯片初始化模块(4)输入端连接；寄存器配置模块(3)图像输出端与原始数据发送模块(5)图像输入端连接；压缩数据接收模块(6)压缩数据输出端与寄存器配置模块(3)图像输入端连接；时钟生成模块(2)输出时钟信号给数字信号处理接口模块(1)、寄存器配置模块(3)、图像压缩芯片初始化模块(4)、原始数据发送模块(5)和压缩数据接收模块(6)作为工作时钟；数字信号处理器接口模块(1)将芯片初始化配置数据和原始图像数据发送给寄存器配置模块(3)；寄存器配置模块(3)将配置数据发送给图像压缩芯片初始化模块(4)完成压缩芯片初始化；寄存器配置模块(3)将原始图像数据发送给原始数据发送模块(5)，启动图像压缩；压缩数据接收模块(6)将接收的压缩数据发送给寄存器配置模块(3)；寄存器配置模块(3)再将压缩数据发送给数字信号处理器接口模块(1)完成图像压缩。
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