[发明专利]一种基于FPGA的图像压缩控制器

权利要求书

1.一种基于FPGA的图像压缩控制器，其特征在于包括：数字信号处理器接口模块(1)、时钟生成模块(2)、寄存器配置模块(3)、图像压缩芯片初始化模块(4)、原始数据发送模块(5)以及压缩数据接收模块(6)；时钟生成模块(2)时钟信号输出端分别与数字信号处理接口模块(1)时钟输入端、寄存器配置模块(3)时钟输入端、图像压缩芯片初始化模块(4)时钟输入端、原始数据发送模块(5)时钟输入端和压缩数据接收模块(6)时钟输入端连接；数字信号处理器接口模块(1)数据输入输出端与寄存器配置模块(3)数据输入输出端连接；寄存器配置模块(3)初始化信号输出端与图像压缩芯片初始化模块(4)输入端连接；寄存器配置模块(3)图像输出端与原始数据发送模块(5)图像输入端连接；压缩数据接收模块(6)压缩数据输出端与寄存器配置模块(3)图像输入端连接；

时钟生成模块(2)输出时钟信号给数字信号处理接口模块(1)、寄存器配置模块(3)、图像压缩芯片初始化模块(4)、原始数据发送模块(5)和压缩数据接收模块(6)作为工作时钟；数字信号处理器接口模块(1)将芯片初始化配置数据和原始图像数据发送给寄存器配置模块(3)；寄存器配置模块(3)将配置数据发送给图像压缩芯片初始化模块(4)完成压缩芯片初始化；寄存器配置模块(3)将原始图像数据发送给原始数据发送模块(5)，启动图像压缩；压缩数据接收模块(6)将接收的压缩数据发送给寄存器配置模块(3)；寄存器配置模块(3)再将压缩数据发送给数字信号处理器接口模块(1)完成图像压缩。

2.根据权利要求1所述的一种基于FPGA的图像压缩控制器，其特征在于所述数字信号处理器接口模块(1)的功能为：实现图像压缩控制器与数字信号处理器DSP数据总线、地址总线及控制总线的连接，接收数字信号处理器发送的配置参数、命令和数据，并放入寄存器配置模块(3)中相应寄存。

3.根据权利要求1所述的一种基于FPGA的图像压缩控制器，其特征在于所述时钟生成模块(2)的功能为：为数字信号处理接口模块(1)和寄存器配置模块(3)提供基础时钟；同时，为ADV212提供时钟，保证数字信号处理接口模块(1)、寄存器配置模块(3)与图像压缩芯片工作速率匹配。

4.根据权利要求1所述的一种基于FPGA的图像压缩控制器，其特征在于所述寄存器配置模块(3)的功能为：接收并存放由数字信号处理器DSP发送的配置参数、命令和数据，同时将配置参数及命令传送给图像压缩芯片初始化模块(4)，实现对压缩芯片ADV212的初始化配置工作；记录图像压缩芯片ADV212芯片初始化情况和压缩数据接收情况，并传送给数字信号处理器DSP。

5.根据权利要求1所述的一种基于FPGA的图像压缩控制器，其特征在于所述图像压缩芯片初始化模块(4)的功能为：接收由寄存器配置模块传送过来的配置参数和命令，产生并输出图像压缩芯片ADV212的硬件时序信号，对ADV212进行初始化配置；监测ADV212芯片发送的初始化完毕信号，并告知寄存器配置模块(3)初始化情况。

6.根据权利要求1所述的一种基于FPGA的图像压缩控制器，其特征在于所述原始数据发送模块(5)的功能为：按照图像压缩芯片ADV212的硬件时序信号，产生相应的控制信号，将原始图像发送给ADV212芯片。

7.根据权利要求1所述的一种基于FPGA的图像压缩控制器，其特征在于所述压缩数据接收模块(6)的功能为：随时监测ADV212压缩数据发送请求信号，产生接收数据所需要的硬件时序信号，接收压缩图像数据。