[发明专利]一种基于FPGA的数据加解密系统

摘要

本发明公开了一种基于FPGA的数据加解密系统，包括主机端、FPGA端和内存DDR，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块、以及连接到所述解析及封装模块的密钥管理模块、加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接。本发明极大地降低了应用系统HOST端的资源占用，在不影响用户体验的同时提高了数据信息的完整性以及数据传输的安全性。

主权项

1.一种基于FPGA的数据加解密系统，包括主机端、FPGA端和内存DDR，其特征在于，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块、以及连接到所述解析及封装模块的密钥管理模块、加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接，其中：所述存储控制模块，用于控制内存DDR数据帧的读写；所述DMA传输控制模块，用于根据主机端发起的数据传输信号，通过AXI总线和存储控制模块实现主机端与内存DDR之间数据帧的独立传输；所述解析及封装模块，用于对通过AXI总线和存储控制模块从内存DDR中读取的数据帧进行解析，发送到加解密模块中进行处理，并在处理结束后，将处理好的数据封装为数据帧通过AXI总线和存储控制模块存入内存DDR；所述密钥管理模块，用于根据所述解析及封装模块解析得到的帧头，完成密钥的在线生成、卷分量密钥创建与销毁操作；所述加解密模块，用于根据密钥管理模块输出的密钥，对所述解析及封装模块输出的数据进行加解密处理。