[发明专利]一种基于FPGA的数据加解密系统

说明书

本发明公开了一种基于FPGA的数据加解密系统，包括主机端、FPGA端和内存DDR，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块、以及连接到所述解析及封装模块的密钥管理模块、加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接。本发明极大地降低了应用系统HOST端的资源占用，在不影响用户体验的同时提高了数据信息的完整性以及数据传输的安全性。

技术领域

本发明属于数据安全技术领域，尤其涉及一种基于FPGA的数据加解密系统。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

在信息安全日益受到人们重视的信息化时代，数据处理及存储产品要求不止具有处理数据的功能，还需要具有病毒防护和加解密的功能。针对此项要求，目前市场上有软件加密和硬件加密两种方案，而其中硬件加密由于其速度快，安全性高而受到研究者的重视。

现有技术中，硬件加密较多地采用FPGA实现，但在待处理数据量较大时，使得对主机端的资源消耗过多，导致无法满足数据处理及存储服务器阵列等应用场合对数据实时性和安全性的需求，故本专利提出了一种基于FPGA及PCIE接口的硬件加解密系统。

发明内容

本发明的目的在于提供一种基于FPGA的数据加解密系统，极大地降低了应用系统HOST端的资源占用，在不影响用户体验的同时提高了数据信息的完整性以及数据传输的安全性。

为实现上述目的，本发明所采取的技术方案为：

一种基于FPGA的数据加解密系统，包括主机端、FPGA端和内存DDR，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块、以及连接到所述解析及封装模块的密钥管理模块、加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接，其中：

所述存储控制模块，用于控制内存DDR数据帧的读写；

所述DMA传输控制模块，用于根据主机端发起的数据传输信号，通过AXI总线和存储控制模块实现主机端与内存DDR之间数据帧的独立传输；

所述解析及封装模块，用于对通过AXI总线和存储控制模块从内存DDR中读取的数据帧进行解析，发送到加解密模块中进行处理，并在处理结束后，将处理好的数据封装为数据帧通过AXI总线和存储控制模块存入内存DDR；

所述密钥管理模块，用于根据所述解析及封装模块解析得到的帧头，完成密钥的在线生成、卷分量密钥创建与销毁操作；

所述加解密模块，用于根据密钥管理模块输出的密钥，对所述解析及封装模块输出的数据进行加解密处理；

其中，所述数据帧的帧头包括卷分量、控制码和用户密钥；所述密钥管理模块在根据所述解析及封装模块解析得到的帧头，完成密钥的在线生成、卷分量密钥创建与销毁操作时，执行如下操作：

在控制码为第一控制码时，从外接的闪存FALSH中查找并读取与帧头中卷分量对应的卷分量密钥，将卷分量密钥与用户密钥运算后得到加密操作所需密钥；

在控制码为第二控制码时，从外接的闪存FALSH中查找并读取与帧头中卷分量对应的卷分量密钥，将卷分量密钥与用户密钥运算后得到解密操作所需密钥；