[发明专利]用于减小寄生电阻并提高数据路径速度的标准单元架构有效
| 申请号： | 201780038535.X | 申请日： | 2017-04-26 |
| 公开（公告）号： | CN109314098B | 公开（公告）日： | 2022-01-25 |
| 发明（设计）人： | D·库玛;V·纳拉亚南;B·K·撒拉;S·H·拉索利;R·V·古塔尔;S·帕图里 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H01L23/528 | 分类号： | H01L23/528;H03K19/17736;H03K19/003 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;张宁 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： |
一种MOS器件可以包括具有位于第二迹线上的第一输入端和位于第三迹线上的第一输出端的第一逻辑部件。MOS器件可以包括具有位于第四迹线上的第二输入端和位于第五迹线上的第二输出端的第二逻辑部件。例如，MOS器件包括在M |
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| 搜索关键词： | 用于 减小 寄生 电阻 提高 数据 路径 速度 标准 单元 架构 | ||
【主权项】：
1.一种金属氧化物半导体(MOS)器件，包括：第一逻辑部件，具有第一输入端和第一输出端，所述第一输入端位于沿第一方向延伸的第一迹线以及沿与所述第一方向正交的第二方向延伸的第二迹线上，所述第一输出端位于所述第一迹线以及沿所述第二方向延伸的第三迹线上；第二逻辑部件，具有第二输入端和第二输出端，所述第二输入端位于所述第一迹线以及沿所述第二方向延伸的第四迹线上，所述第二输出端位于所述第一迹线以及沿所述第二方向延伸的第五迹线上，所述第四迹线和所述第五迹线在所述第二迹线和所述第三迹线之间；在金属x(Mx)层上的第一互连，所述第一互连在所述第一迹线上延伸并耦合至在所述第二迹线上的所述第一输入端；在所述Mx层上的第二互连，所述第二互连在所述第一迹线上延伸并耦合至在所述第三迹线上的所述第一输出端；在金属y(My)层上的第三互连，所述第三互连在所述第一迹线上延伸并耦合至在所述第四迹线上的所述第二输入端，y大于x；以及在所述My层上的第四互连，所述第四互连在所述第一迹线上延伸并耦合至在所述第五迹线上的所述第二输出端。
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