[发明专利]用于减小寄生电阻并提高数据路径速度的标准单元架构

说明书

一种MOS器件可以包括具有位于第二迹线上的第一输入端和位于第三迹线上的第一输出端的第一逻辑部件。MOS器件可以包括具有位于第四迹线上的第二输入端和位于第五迹线上的第二输出端的第二逻辑部件。例如，MOS器件包括在M_x层上耦合至第二迹线上第一输入端的第一互连。在另一示例中，MOS器件包括在M_x层上耦合至第三迹线上第一输出端的第二互连。MOS器件包括在M_y层上耦合至第四迹线上第二输入端的第三互连。更进一步，MOS器件包括在M_y层上耦合至第五迹线上第二输出端的第四互连。

相关申请的交叉引用

本申请要求享有2016年6月24日提交的主题为“A STANDARD CELL ARCHITECTUREFOR REDUCED PARASITIC RESISTANCE AND IMPROVED DATAPATH SPEED”的美国专利申请No.15/192,872的优先权，该申请在此通过全文引用的方式将其内容并入本文。

技术领域

本公开总体涉及一种标准单元架构，并且更具体地涉及一种用于减小寄生电阻并提高数据路径速度的金属氧化物半导体(MOS)集成电路(IC)器件的标准单元架构。

背景技术

集成电路的标准单元实施数字逻辑。专用集成电路(ASIC)诸如芯片上系统(SoC)器件可以包含数千至数百万标准单元器件。典型的MOS IC器件包括顺序形成的层的堆叠。每个层可以堆叠或重叠在前一个层上并图形化，以形成限定晶体管(例如场效应晶体管(FET)和/或鳍形FET(FinFET))并将晶体管连接至电路中的形状。

当MOS IC器件以更小尺寸制造时，制造者发现更难以在单个芯片上集成更大数目的标准单元器件。例如，当减小了MOS IC器件的尺寸时，可以由MOS IC器件的各个层的宽度和厚度的减小而引起寄生电阻的增大。寄生电阻的增大可以为标准单元输出的延迟负责。

此外，使用常规的标准单元架构，当携带了不同信号的在两个不同金属层(例如较高的金属层和较低的金属层)上的两个互连在MOS IC器件中占据相同迹线并连接至具有在相同迹线上的输入和输出的两个不同标准单元时，在较低金属层上的互连可以需要布线在迹线周围。在迹线周围布线互连可以是必须的，因为在较低金属层上的互连可以进入较高金属层的互连的输入/输出堆叠中。布线绕道可以在较低金属层上的互连上引起信号延迟，并且在较低金属层上的互连的累积信号延迟可以引起用于MOS IC器件的数据路径速度降低。

当前需要一种减小更小MOS IC器件的计生电阻并使得在迹线上携带了两个不同信号的互连连接至在迹线上输入/输出管教而并未布线在迹线周围的标准单元架构。

发明内容

在本公开的一个方面中，一种MOS器件可以包括具有第一输入端和第一输出端的第一逻辑部件。在一个方面中，第一输入端位于沿第一方向延伸的第一迹线、以及沿与第一方向正交的第二方向延伸的第二迹线上。在另一方面中，第一输出端位于第一迹线、以及沿第二方向延伸的第三迹线上。MOS器件进一步包括具有第二输入端和第二输出端的第二逻辑部件。在一个方面中，第二输入端位于第一迹线、以及沿第二方向延伸的第四迹线上。在另一方面中，第二输出端位于第一迹线、以及沿第二方向延伸的第五迹线上。在另一方面中，第四迹线和第五迹线在第二迹线和第三迹线之间。例如，MOS器件包括在M_x层上的第一互连，其在第一迹线上延伸并耦合至第二迹线上的第一输入端。在另一示例中，MOS器件包括在M_x层上的第二互连，其在第一迹线上延伸并耦合至在第三迹线上的第一输出端。在又一示例中，MOS器件包括在M_y层上的第三互连，其在第一迹线上延伸并耦合至在第四迹线上的第二输入端。在一个方面中，y大于x。更进一步，MOS器件包括在M_y层上的第四互连，其在第一迹线上延伸并耦合至第五迹线上第二输出端。