[发明专利]用于减小寄生电阻并提高数据路径速度的标准单元架构

权利要求书

1.一种金属氧化物半导体(MOS)器件，包括：

第一逻辑部件，具有第一输入端和第一输出端，所述第一输入端位于沿第一方向延伸的第一迹线以及沿与所述第一方向正交的第二方向延伸的第二迹线上，所述第一输出端位于所述第一迹线以及沿所述第二方向延伸的第三迹线上；

第二逻辑部件，具有第二输入端和第二输出端，所述第二输入端位于所述第一迹线以及沿所述第二方向延伸的第四迹线上，所述第二输出端位于所述第一迹线以及沿所述第二方向延伸的第五迹线上，所述第四迹线和所述第五迹线在所述第二迹线和所述第三迹线之间；

在金属x(M_x)层上的第一互连，所述第一互连在所述第一迹线上延伸并耦合至在所述第二迹线上的所述第一输入端；

在所述M_x层上的第二互连，所述第二互连在所述第一迹线上延伸并耦合至在所述第三迹线上的所述第一输出端；

在金属y(M_y)层上的第三互连，所述第三互连在所述第一迹线上延伸并耦合至在所述第四迹线上的所述第二输入端，y大于x；以及

在所述M_y层上的第四互连，所述第四互连在所述第一迹线上延伸并耦合至在所述第五迹线上的所述第二输出端。

2.根据权利要求1所述的MOS器件，其中，所述第一逻辑部件和所述第二逻辑部件是在所述MOS器件中的标准单元的一部分。

3.根据权利要求2所述的MOS器件，其中，所述第一互连、所述第二互连、所述第三互连和所述第四互连是在所述标准单元与至少另一标准单元之间的单元间布线。

4.根据权利要求2所述的MOS器件，其中，所述标准单元是具有四行的四倍高单元，所述四行包括第一行、与所述第一行相邻的第二行、与所述第二行相邻的第三行以及与所述第三行相邻的第四行，所述第二迹线在所述第一行中，所述第三迹线在所述第四行中，所述第四迹线在所述第二行或所述第三行中的一行中，以及所述第五迹线在所述第二行或所述第三行中的另一行中。

5.根据权利要求1所述的MOS器件，其中，所述第一输入端对应于第一输入管脚，所述第一输出端对应于第一输出管脚，所述第二输入端对应于第二输入管脚，以及所述第二输出端对应于第二输出管脚，以及其中：

所述第一输入管脚对应于金属x-z₁(M_x-z1)层互连，其中z₁≥1；

所述第一输出管脚对应于金属x-z₂(M_x-z2)层互连，其中z₂≥1；

所述第二输入管脚对应于金属y-z₃(M_y-z3)层互连，其中z₃≥1；并且

所述第二输出管脚对应于金属y-z₄(M_y-z4)层互连，其中z₄≥1。

6.根据权利要求5所述的MOS器件，其中，z₁、z₂、z₃和z₄均等于1。

7.根据权利要求1所述的MOS器件，其中，x等于7并且y等于9。

8.根据权利要求1所述的MOS器件，其中，所述第五迹线在所述第四迹线和所述第三迹线之间，所述第一互连和所述第三互连沿第三方向重叠，以及所述第二互连和所述第四互连沿所述第三方向重叠，所述第三方向与所述第一方向和所述第二方向正交。

9.根据权利要求1所述的MOS器件，其中，所述第四迹线在所述第五迹线和所述第三迹线之间，所述第一互连和所述第四互连沿第三方向重叠，以及所述第二互连和所述第三互连沿所述第三方向重叠，所述第三方向与所述第一方向和所述第二方向正交。