[发明专利]用于时间交错式逐次逼近模数转换器的异步时钟生成有效
| 申请号： | 201780034384.0 | 申请日： | 2017-04-11 |
| 公开（公告）号： | CN109314521B | 公开（公告）日： | 2022-08-12 |
| 发明（设计）人： | 周磊;H·赫达亚蒂 | 申请（专利权）人： | 赛灵思公司 |
| 主分类号： | H03M1/46 | 分类号： | H03M1/46;H03K5/15;H03M1/12 |
| 代理公司： | 北京市君合律师事务所 11517 | 代理人： | 毛健;顾云峰 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种时钟发生器(500)，包括：第一输入(502)，用以接收全局时钟信号(216)；第二输入(504)，用以接收完成信号(516)；第三输入(506)，用以从比较器(212)接收转换循环中的差分输出(116、312、314)。时钟发生器(500)还包括逻辑电路(508)，逻辑电路(508)被配置为至少部分地基于全局时钟信号(216)和差分输出(116、312、314)生成控制时钟信号(226)，以及将控制时钟信号(226)提供给比较器(212)用于下一个转换循环。逻辑电路(508)还被配置为响应于完成信号(516)禁用控制时钟信号(226)，完成信号(516)指示转换阶段中所需转换循环的完成。 | ||
| 搜索关键词： | 用于 时间 交错 逐次 逼近 转换器 异步 时钟 生成 | ||
【主权项】：
1.一种时钟发生器，其特征在于，所述时钟发生器包括：第一输入，用以接收全局时钟信号；第二输入，用以接收完成信号；第三输入，用以从比较器接收转换循环中的差分输出；以及逻辑电路，所述逻辑电路被配置为至少部分地基于所述全局时钟信号和所述差分输出生成控制时钟信号，以及将所述控制时钟信号提供给所述比较器用于下一个转换循环；其中所述逻辑电路还被配置为响应于所述完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中所需转换循环的完成。
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