[发明专利]用于时间交错式逐次逼近模数转换器的异步时钟生成

权利要求书

1.一种时钟发生器，其特征在于，所述时钟发生器包括：

第一输入，用以接收全局时钟信号；

第二输入，用以接收完成信号；

第三输入，用以从比较器接收转换循环中的差分输出；以及

逻辑电路，所述逻辑电路被配置为基于所述全局时钟信号和所述差分输出生成控制时钟信号，以及将所述控制时钟信号提供给所述比较器用于下一个转换循环；

其中所述逻辑电路还被配置为响应于所述完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中所需转换循环的完成。

2.根据权利要求1所述的时钟发生器，其特征在于，所述时钟发生器是异步时钟发生器，所述异步时钟发生器形成逐次逼近寄存器模数转换器SAR ADC的一部分或耦合至所述SAR ADC。

3.根据权利要求2所述的时钟发生器，其特征在于，所述全局时钟信号控制所述SARADC的转换率，其中所述全局时钟信号的第一边沿被配置为触发输入信号的采样，所述全局时钟信号的第二边沿被配置为触发所述采样的输入信号至相应数字输出信号的逐比特转换。

4.根据权利要求1所述的时钟发生器，其特征在于，所述控制时钟信号的第一边沿被配置为触发所述比较器的比较，所述控制时钟信号的第二边沿被配置为触发所述比较器的复位。

5.根据权利要求1所述的时钟发生器，其特征在于，所述时钟发生器还包括或门，其中所述第一输入和所述第二输入是所述或门的输入。

6.根据权利要求1所述的时钟发生器，其特征在于，所述逻辑电路包括：

第一晶体管；

第二晶体管，其中所述第一晶体管的漏极耦合到所述第二晶体管的漏极；

第三晶体管，所述第三晶体管被配置为接收所述差分输出的第一输出，其中所述第三晶体管的漏极耦合到所述第一晶体管的漏极，所述第三晶体管的源极耦合到地；以及

第四晶体管，所述第四晶体管被配置为接收所述差分输出的第二输出，其中所述第四晶体管的漏极耦合到所述第一晶体管的漏极，所述第四晶体管的源极耦合到地。

7.根据权利要求6所述的时钟发生器，其特征在于，所述逻辑电路还包括被耦合到所述第一晶体管的源极的第五晶体管以及被耦合到所述第五晶体管的栅极的或门。

8.一种模数转换器ADC，其特征在于，所述ADC包括：

比较器，所述比较器被配置为在转换循环中提供差分输出；

逐次逼近寄存器SAR，所述SAR被配置为接收来自所述比较器的差分输出，并提供N比特的二进制输出；以及

时钟发生器，所述时钟发生器具有输入以接收来自所述比较器的差分输出，所述时钟发生器被配置为基于全局时钟信号和所述差分输出生成控制时钟信号启动下一个转换循环，其中所述时钟发生器被配置为响应于完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中N个转换循环的完成。

9.根据权利要求8所述的ADC，其特征在于，所述ADC还包括时钟输入以接收全局时钟信号，其中所述全局时钟信号控制所述ADC的转换率。

10.根据权利要求9所述的ADC，其特征在于，所述全局时钟信号的第一边沿被配置为触发输入信号的采样，所述全局时钟信号的第二边沿被配置为触发所述采样的输入信号到相应数字输出信号的逐比特转换。

11.根据权利要求9所述的ADC，其特征在于，所述时钟发生器被配置为基于所述全局时钟信号和来自所述比较器的差分输出生成所述控制时钟信号。

12.根据权利要求9所述的ADC，其特征在于，所述时钟发生器包括或门，所述或门具有第一输入以接收所述全局时钟信号，以及第二输入以接收所述完成信号。

13.根据权利要求8所述的ADC，其特征在于，由所述时钟发生器生成的控制时钟信号是异步时钟信号。