[发明专利]用于时间交错式逐次逼近模数转换器的异步时钟生成

说明书

一种时钟发生器(500)，包括：第一输入(502)，用以接收全局时钟信号(216)；第二输入(504)，用以接收完成信号(516)；第三输入(506)，用以从比较器(212)接收转换循环中的差分输出(116、312、314)。时钟发生器(500)还包括逻辑电路(508)，逻辑电路(508)被配置为至少部分地基于全局时钟信号(216)和差分输出(116、312、314)生成控制时钟信号(226)，以及将控制时钟信号(226)提供给比较器(212)用于下一个转换循环。逻辑电路(508)还被配置为响应于完成信号(516)禁用控制时钟信号(226)，完成信号(516)指示转换阶段中所需转换循环的完成。

技术领域

本申请的实施例大致涉及时钟发生器，具体地，涉及用于模数转换器的异步时钟发生器。

背景技术

模数转换器(ADC)被用于电子设备中以转换模拟信号用于数字数据处理。具体而言，ADC将模拟信号转换为数字信号，该数字信号是模拟信号的近似值。已经开发了许多类型的ADC以满足各种性能、功率、成本和尺寸要求。最近，商用设备要求更高的速度和更高的分辨率。因此，希望具有更高采样率的ADC(例如，每秒千兆采样的采样速率)。

ADC可以包括比较器和时钟发生器。用于更高采样率的ADC的比较器和时钟发生器会消耗更多的功率，因为它们会以更高的速度切换。因此，比较器和时钟发生器引起的功耗成为高速和低功耗ADC开发中的关键设计考虑因素。

发明内容

一种时钟发生器，包括：第一输入，用以接收全局时钟信号；第二输入，用以接收完成信号；第三输入，用以从比较器接收转换循环中的差分输出；以及逻辑电路，所述逻辑电路被配置为至少部分地基于所述全局时钟信号和所述差分输出生成控制时钟信号，以及将所述控制时钟信号提供给所述比较器用于下一个转换循环；其中所述逻辑电路还被配置为响应于所述完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中所需转换循环的完成。

可选地，所述时钟发生器是异步时钟发生器，所述异步时钟发生器形成逐次逼近寄存器模数转换器(SAR ADC)的一部分或耦合至所述SAR ADC。。

可选地，所述全局时钟信号用于控制所述SAR ADC的转换率，其中所述全局时钟信号的第一边沿被配置为触发输入信号的采样，所述全局时钟信号的第二边沿被配置为触发所述采样的输入信号至相应数字输出信号的逐比特转换。

可选地，所述控制时钟信号的第一边沿被配置为触发所述比较器的比较，所述控制时钟信号的第二边沿被配置为触发所述比较器的复位。

可选地，所述时钟发生器还包括或门，其中所述第一输入和所述第二输入是所述或门的输入。

逐次逼近寄存器模数转换器(SAR ADC)包括时钟发生器。

可选地，所述逻辑电路包括：第一晶体管；第二晶体管，其中所述第一晶体管的漏极耦合到所述第二晶体管的漏极；第三晶体管，所述第三晶体管被配置为接收所述差分输出的第一输出；以及第四晶体管，所述第四晶体管被配置为接收所述差分输出的第二输出；其中所述第三晶体管和所述第四晶体管被耦合在所述第一晶体管和地之间。

可选地，所述逻辑电路还包括被耦合到所述第一晶体管的源极的第五晶体管以及被耦合到所述第五晶体管的栅极的或门。

一种由时钟发生器执行的方法，包括：接收全局时钟信号；从比较器接收差分输出；生成控制时钟信号用于至所述比较器的输入，其中所述控制时钟信号由所述时钟发生器基于所述全局时钟信号和差分输出生成，并且其中所述控制时钟信号用于控制下一个转换循环的启动；以及响应于完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中所需转换循环的完成。

可选地，所述方法还包括：基于所述全局时钟信号的第一边沿触发输入信号的采样；以及基于所述全局时钟信号的第二边沿，触发所述采样的输入信号到相应数字输出信号的逐比特转换。