[发明专利]三维叠层半导体结构的制造方法及其制得的结构

摘要

本发明公开了一种三维叠层半导体结构，包括：一基板，具有一阵列区域和一周边区域；多个图案化多层叠层形成于基板上方和位于阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的图案化多层叠层之间；一电荷俘获层形成于图案化多层叠层上且衬里式地沉积于通道孔中；一多晶硅通道层沿着电荷俘获层沉积；以及多个导电接垫形成于多晶硅通道层上且分别对应于图案化多层叠层，其中，多晶硅通道层具有第一厚度，导电接垫之一具有第二厚度，且第二厚度大于第一厚度。

主权项

1.一种三维叠层半导体结构，包括：一基板，具有一阵列区域(array area)和一周边区域(peripheral area)；多个图案化多层叠层(patterned multi‑layered stacks)形成于该基板上方和位于该阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔(channel holes)形成于相邻设置的该些图案化多层叠层之间；一电荷俘获层(charge trapping layer)形成于该些图案化多层叠层上且衬里(liners)式地沉积于该些通道孔中；一多晶硅通道层(polysilicon channel layer)沿着该电荷俘获层沉积；以及多个导电接垫(conductive pads)形成于该多晶硅通道层上且分别对应于该些图案化多层叠层，其中，该多晶硅通道层具有一第一厚度(first thickness，t1)，该些导电接垫之一具有一第二厚度(second thickness，t2)，且该第二厚度大于该第一厚度。