[发明专利]三维叠层半导体结构的制造方法及其制得的结构

权利要求书

1.一种三维叠层半导体结构，包括：

一基板，具有一阵列区域和一周边区域；

多个图案化多层叠层形成于该基板上方和位于该阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的该些图案化多层叠层之间；

一电荷俘获层形成于该些图案化多层叠层上且衬里式地沉积于该些通道孔中；

一多晶硅通道层沿着该电荷俘获层沉积；以及

多个导电接垫形成于该多晶硅通道层上且分别对应于该些图案化多层叠层，

其中，该多晶硅通道层具有一第一厚度，该些导电接垫之一具有一第二厚度，且该第二厚度大于该第一厚度；其中应用一选择性外延生长过程以生长该些导电接垫于该多晶硅通道层上；对应位于每个图案化多层叠层上方的导电接垫与该图案化多层叠层上方的多晶硅通道层的内壁对齐。

2.根据权利要求1所述的三维叠层半导体结构，其中该些图案化多层叠层之一包括多个绝缘层和多个导电层交替地叠层，且该些导电接垫的一个形成于对应该些图案化多层叠层中一个的上方，其中该些图案化多层叠层之一的该些导电层具有一第一宽度，该些导电接垫之一具有一第二宽度，且该第二宽度大于该第一宽度。

3.根据权利要求1所述的三维叠层半导体结构，其中该第二厚度相对于该第一厚度的一比例为2至10的一范围内。

4.根据权利要求1所述的三维叠层半导体结构，其中该第二厚度在至的一范围内。

5.一种三维叠层半导体结构的制造方法，包括：

形成多个图案化多层叠层于一基板上方和位于该基板的一阵列区域内，其中该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的该些图案化多层叠层之间；

形成一电荷俘获层于该些图案化多层叠层上，且该电荷俘获层衬里式地沉积于该些通道孔中；

形成一多晶硅通道层于该电荷俘获层上且沿着该电荷俘获层沉积；以及

形成多个导电接垫于该多晶硅通道层上且分别对应于该些图案化多层叠层，

其中，该多晶硅通道层具有一第一厚度，该些导电接垫之一具有一第二厚度，且该第二厚度大于该第一厚度；其中应用一选择性外延生长过程以生长该些导电接垫于该多晶硅通道层上；对应位于每个图案化多层叠层上方的导电接垫与该图案化多层叠层上方的多晶硅通道层的内壁对齐。

6.根据权利要求5所述的制造方法，其中该些图案化多层叠层之一包括多个绝缘层和多个导电层交替地叠层，该些通道孔垂直于该基板向下延伸以穿过该些绝缘层和该些导电层，其中该些导电接垫之一形成于对应该些图案化多层叠层之一的上方，其中该些图案化多层叠层之一的该些导电层具有一第一宽度，该些导电接垫之一具有一第二宽度，且该第二宽度大于该第一宽度。

7.根据权利要求5所述的制造方法，其中在沉积该多晶硅通道层于该电荷俘获层之后，该方法还包括：

沉积一介电介质层于该些图案化多层叠层上方以覆盖该多晶硅通道层，且该介电介质层填满该些通道孔内的剩余空间，

回蚀该介电介质层，以暴露出该多晶硅通道层的一上部。

8.根据权利要求5所述的制造方法，其中该第二厚度相对于该第一厚度的一比例为2至10的一范围内。

9.根据权利要求5所述的制造方法，其中该第二厚度在至的一范围内。