[发明专利]三维叠层半导体结构的制造方法及其制得的结构

说明书

本发明公开了一种三维叠层半导体结构，包括：一基板，具有一阵列区域和一周边区域；多个图案化多层叠层形成于基板上方和位于阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的图案化多层叠层之间；一电荷俘获层形成于图案化多层叠层上且衬里式地沉积于通道孔中；一多晶硅通道层沿着电荷俘获层沉积；以及多个导电接垫形成于多晶硅通道层上且分别对应于图案化多层叠层，其中，多晶硅通道层具有第一厚度，导电接垫之一具有第二厚度，且第二厚度大于第一厚度。

技术领域

本发明属于半导体技术领域，涉及一种三维叠层半导体结构的制造方法及其制得的一三维叠层半导体结构，且特别是有关于一种制造具有厚导电接垫(thick conductivepads)的三维叠层半导体结构的方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关技术人员仍不断研发新的设计或是结合现有技术，进行存储存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。

例如，对于单一栅极垂直通道(single gate vertical-channel)式的三维叠层与非门型闪存结构，考虑到元件性能必须形成薄的通道。然而通道太薄，可能难以形成良好的接触着陆(contact landing)的状态，对于制造商来说如何兼具在通道厚度和接触着陆之间取得良好平衡是制造上的问题之一。

发明内容

本发明有关于一种三维叠层半导体结构的制造方法及其制得的结构。根据实施例，其半导体结构具有厚度增加的导电接垫以供接触着陆(contact landing)，进而改善三维叠层存储器结构电性表现的可靠度。

根据一实施例，提出一种三维叠层半导体结构，包括：一基板，具有一阵列区域和一周边区域；多个图案化多层叠层(patterned multi-layered stacks)形成于基板上方和位于阵列区域内，该些图案化多层叠层彼此相距，且多个通道孔(channel holes)形成于相邻设置的图案化多层叠层之间；一电荷俘获层(charge trapping layer)形成于图案化多层叠层上且衬里式地沉积于该些通道孔中；一多晶硅通道层(polysilicon channellayer)沿着电荷俘获层沉积；以及多个导电接垫(conductive pads)形成于多晶硅通道层上且分别对应于图案化多层叠层，其中，多晶硅通道层具有第一厚度，导电接垫之一具有第二厚度，且第二厚度大于第一厚度。

根据一实施例，提出一种三维叠层半导体结构的制造方法，包括：形成多个图案化多层叠层于一基板上方和位于基板的一阵列区域内，其中该些图案化多层叠层彼此相距，且多个通道孔形成于相邻设置的图案化多层叠层之间；形成一电荷俘获层于该些图案化多层叠层上，且电荷俘获层衬里式地沉积于通道孔中；形成一多晶硅通道层于电荷俘获层上且沿着电荷俘获层沉积；以及形成多个导电接垫(conductive pads)于多晶硅通道层上且分别对应于该些图案化多层叠层，其中，多晶硅通道层具有第一厚度，导电接垫具有第二厚度，且第二厚度大于第一厚度。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A～1H绘示根据本发明一实施例的三维叠层半导体结构的制造方法。

图2绘示本发明一实施例的三维叠层半导体结构的示意图。

【符号说明】

10：基板；

11M：多层叠层；

11M’：图案化多层叠层；

111、111’：绝缘层；