[发明专利]一种IRIG-B直流码编解码装置的编解码方法

摘要

本发明属于同步授时的B码授时领域，特别涉及一种IRIG‑B直流码编解码装置的编解码方法。本发明包括时间接收模块、IRIG‑B码输出模块、IRIG‑B码接收模块、时间输出模块、编解码模块、以及恒温晶振，所述编解码模块的信号输入端接收分别来自时间接收模块、恒温晶振、IRIG‑B码接收模块的TOD时间和秒脉冲、同步频率、IRIG‑B直流码，编解码模块的信号输出端输出IRIG‑B直流码、TOD时间和秒脉冲分别至IRIG‑B码输出模块、时间输出模块的信号输入端。本发明不仅实现了IRIG‑B直流码的编码、调制分别在ARM微处理器系统MSS、FPGA调制单元中并行进行，解调、解码分别在FPGA解调单元、ARM微处理器系统MSS中并行进行，而且本发明还具备设计简单、授时精度高、系统稳定可靠的优点。

主权项

1.一种IRIG‑B直流码编解码装置的编解码方法，其特征在于：所述IRIG‑B直流码编解码装置包括时间接收模块(10)、IRIG‑B码输出模块(20)、IRIG‑B码接收模块(30)、时间输出模块(40)、编解码模块(50)、以及恒温晶振(60)，所述编解码模块(50)的信号输入端接收分别来自时间接收模块(10)、恒温晶振(60)、IRIG‑B码接收模块(30)的TOD时间和秒脉冲、同步频率、IRIG‑B直流码，编解码模块(50)的信号输出端输出IRIG‑B直流码、TOD时间和秒脉冲分别至IRIG‑B码输出模块(20)、时间输出模块(40)的信号输入端；所述编解码模块(50)包括片上系统控制器，所述片上系统控制器内部集成时钟产生模块Clock、FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS；所述时钟产生模块Clock接收分别来自时间接收模块(10)、恒温晶振(60)的秒脉冲、同步频率，所述时钟产生模块Clock的信号输出端连接FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS的信号输入端，所述FPGA调制单元的输入端输入秒脉冲，所述ARM微处理器系统MSS接收来自时间接收模块(10)的TOD时间，ARM微处理器系统MSS用于对TOD时间进行编码、并将编码后的TOD时间送入FPGA调制单元中进行调制得到同步的IRIG‑B直流码，所述FPGA调制单元输出IRIG‑B直流码至IRIG‑B码输出模块(20)的信号输入端；所述FPGA解调单元接收来自IRIG‑B码接收模块(30)的IRIG‑B直流码，FPGA解调单元用于对IRIG‑B直流码进行解调，并将解码后的IRIG‑B直流码送入ARM微处理器系统MSS中进行解码，得到同步的TOD时间和秒脉冲，所述ARM微处理器系统MSS、FPGA解调单元分别输出TOD时间、秒脉冲至时间输出模块(40)的信号输入端；所述FPGA调制单元包括码流接收模块Reg_wrp、第一RAM读写模块TPSRAM_1、第二RAM读写模块TPSRAM_0、以及第一读写控制模块Out_TPCtrl；所述码流接收模块Reg_wrp接收来自ARM微处理器系统MSS编码后的TOD时间，所述码流接收模块Reg_wrp的信号输出端连接第一读写控制模块Out_TPCtrl、第一RAM读写模块TPSRAM_1、第二RAM读写模块TPSRAM_0的信号输入端，所述第一读写控制模块Out_TPCtrl用于控制第一RAM读写模块TPSRAM_1和第二RAM读写模块TPSRAM_0的读写操作，所述第一RAM读写模块TPSRAM_1、第二RAM读写模块TPSRAM_0的输出端均连接二选一选择器MX2的信号输入端，所述二选一选择器MX2的信号输出端输出IRIG‑B直流码至IRIG‑B码输出模块(20)的信号输入端；所述FPGA解调单元包括码元识别模块EleDetect、解码模块Decode、第三RAM读写模块TPSRAM_3、第四RAM读写模块TPSRAM_4、第二读写控制模块RAMCtrl和码流发送模块RAMapb；所述码元识别模块EleDetect接收来自IRIG‑B码接收模块(30)的IRIG‑B直流码，码元识别模块EleDetect的信号输出端连接解码模块Decode、第二读写控制模块RAMCtrl的信号输入端，所述第二读写控制模块RAMCtrl用于控制第三RAM读写模块TPSRAM_3和第四RAM读写模块TPSRAM_4的读写操作，所述第三RAM读写模块TPSRAM_3、第四RAM读写模块TPSRAM_4的输出端均连接码流发送模块RAMapb的信号输入端，所述码流发送模块RAMapb用于将解码后的IRIG‑B直流码送入ARM微处理器系统MSS中进行解码；所述编解码方法包括根据IRIG‑B直流码协议，将所述IRIG‑B直流码对应的每1ms视为1bit，有脉宽为高电平1，否则为低电平0，则IRIG‑B直流码中三种码元“P”、“1”和“0”分别用二进制数据表示为1111111100、1111100000和1100000000，则一帧IRIG‑B直流码为100码元即为1000bit的二进制码流；所述解码模块Decode的信号输出端连接第二读写控制模块RAMCtrl、第三RAM读写模块TPSRAM_3和第四RAM读写模块TPSRAM_4的信号输入端。