[发明专利]一种延性电路制作方法有效
申请号: | 201710528331.6 | 申请日: | 2017-07-01 |
公开(公告)号: | CN107222974B | 公开(公告)日: | 2019-04-12 |
发明(设计)人: | 吴志刚;朱斌;彭鹏 | 申请(专利权)人: | 华中科技大学 |
主分类号: | H05K3/00 | 分类号: | H05K3/00;H05K3/20;H05K3/30 |
代理公司: | 华中科技大学专利中心 42201 | 代理人: | 王世芳;李智 |
地址: | 430074 湖北*** | 国省代码: | 湖北;42 |
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摘要: | 本发明公开了一种延性电路制作方法,采用“卷对卷”式工艺,包括:S1将导电层和第一辅助基底层层合形成一体后制成卷材,将该卷材的一端作为初始进料放卷端,放卷后展开设定长度,S2在展开设定长度的卷材导电层上进行图案化,制备所需的电路结构,S3将设置有基底的第一弹性体层作为进料端,送入对辊,将电路结构转印到第一弹性体层表面,再将第一辅助基底层去除,S4采用对辊压合和粘力差,将芯片与电路结构组装在一起,获得延性电路层半成品,S5将第二弹性体转印至延性电路层半成品表面,第二弹性体层用于延性电路层半成品的封装层。本发明方法通过将制作延性电路的工艺与卷对卷运动平台相结合,使延性电路的生产效率极大提高。 | ||
搜索关键词: | 一种 延性 电路 制作方法 | ||
【主权项】:
1.一种延性电路制作方法,其特征在于,采用“卷对卷”工艺,具体包括如下步骤:S1:将导电层和第一辅助基底层层合形成一体后制成卷材,将该卷材的一端作为初始进料放卷端,放卷后展开设定长度,S2:在展开设定长度的卷材导电层上进行图案化,制备所需的电路结构,进行图案化的方法包括机械对辊擦除、模切、生物蚀刻、化学蚀刻或者激光图案化,S3:将设置有基底的第一弹性体层作为进料端,送入对辊间,通过对辊压合和粘力差,将电路结构转印到第一弹性体层表面,再将第一辅助基底层作为废料收卷去除,S4:将用第二辅助基底层承载的芯片输送到电路结构的相应位置处,使芯片和第一弹性体表面的电路结构对准,采用对辊压合,将芯片与电路结构组装在一起,再将第二辅助基底层作为废料收卷去除,获得延性电路层半成品,S5:将设置有第三辅助基底的第二弹性体层作为进料端,送入相应对辊间,通过对辊压合和粘力差,将第二弹性体层转印至延性电路层半成品表面,第二弹性体层用于延性电路层半成品的封装层,完成封装后,再将第三辅助基底作为废料收卷去除,获得延性电路。
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