[发明专利]DDR存储系统访存延时的解析建模方法在审
| 申请号： | 201710366884.6 | 申请日： | 2017-05-23 |
| 公开（公告）号： | CN107301270A | 公开（公告）日： | 2017-10-27 |
| 发明（设计）人： | 王学香;郑晓萌;吴建辉 | 申请（专利权）人： | 东南大学 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 苏州创元专利商标事务所有限公司32103 | 代理人： | 范晴,丁浩秋 |
| 地址： | 210008 江苏省*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种DDR存储系统访存延时的解析建模方法，包括分析DDR存储系统访存服务流程，将访存延时分为DDR存储控制器延时和存储器延时；将存储系统抽象为M/D/1排队模型，基于排队模型对访存请求的排队延时进行建模，将访存请求的排队延时近似为DDR存储控制器延时；根据访存请求的访存模态，对访存请求的存储器服务时间进行分类，根据行缓冲是否命中的访存模态和DDR时序约束，对DDR存储器延时进行解析建模；将DDR存储控制器延时模型和DDR存储器延时模型叠加，得到访存延时的解析模型。分析访存请求服务流程，引入排队论和访存请求的访存模态评估访存延时性能，在确保模型精确性的基础上减少评估时间。 | ||
| 搜索关键词： | ddr 存储系统 延时 解析 建模 方法 | ||
【主权项】：
一种DDR存储系统访存延时的解析建模方法，其特征在于，包括以下步骤：S01：分析DDR存储系统访存服务流程，将访存延时分为DDR存储控制器延时和存储器延时；S02：对DDR存储控制器延时进行解析建模，将存储系统抽象为M/D/1排队模型，基于排队模型对访存请求的排队延时进行建模，将访存请求的排队延时近似为DDR存储控制器延时；S03：根据访存请求的访存模态，对访存请求的存储器服务时间进行分类，根据行缓冲是否命中的访存模态和DDR时序约束，对DDR存储器延时进行解析建模；S04：将DDR存储控制器延时模型和DDR存储器延时模型叠加，得到访存延时的解析模型。
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