[发明专利]DDR存储系统访存延时的解析建模方法

说明书

技术领域

本发明属于嵌入式处理器系统级设计技术领域，具体地涉及一种DDR存储系统访存延时的解析建模方法，应用于嵌入式处理器系统级设计。

背景技术

随着处理器技术的大规模进步，在一个单位面积内的晶体管数目成倍增加。处理器吞吐量、内存存储量和内存吞吐量都以指数倍数增长。这样一来，存储系统成为了一个不断收紧的限制瓶颈。因此，设计一个高效的存储系统结构成为了一个很大的挑战。存储系统设计问题复杂，需要考虑大量不同维度的设计参数，以做出最后的设计决策。当前，主流的存储技术是DRAM，这是存储系统设计的基础；存储器的组织结构也存在大量的可选方案，对于DRAM来说，访存通道的组织结构以及行缓冲的大小都直接影响着延时和带宽等指标；最后，优化存储系统机制策略对改进系统的性能也有着重要的影响，基于DRAM的研究成果包括提升行缓冲命中率，挖掘访存操作的Bank并行度等。在设计过程中，快速且精确的性能评估方法对性能优化起着至关重要的作用。

面临复杂的存储系统设计时，已有的寄存器级设计方法虽然是较为精确的仿真方法，但是其建模过程复杂，仿真速度慢，已经无法满足需求。提高系统设计的抽象层次，系统级设计成为解决问题的必要方案。系统级设计主要通过高层抽象级性能评估来探索设计空间，通过对系统的关键指标进行重点分析，可以确定系统的关键设计参数；在较高抽象层次对系统设计的关键问题进行研究，建模和分析的代价较低，能够减少低层设计的错误，避免了设计过程的反复过程，缩短了系统设计时间，降低了开发成本。

当前，高层抽象级性能评估的建模类型主要分为三种：

1.信号级仿真模型：对应RTL模型和周期精确TLM模型，如SoC Designer等。此模型仿真准确性较高，但建模周期长，仿真速度缓慢。

2.结构级仿真模型：对应SimpleScalar、Gem5等周期近似的TLM模型，其抽象层次提升，缩短建模仿真周期，但仿真精确度相对降低。

3.解析模型：能够提供个体微观参数如何影响系统性能的明确数学关系，深入的揭示存储子系统架构特性和应用程序特性的相互作用关系以及它们对性能的影响；在忽略硬件实现细节的情况下，量化分析影响性能的因素，可以用来在短时间内缩减原先巨大的设计空间。解析模型具有灵活性高、仿真速度快的特点，虽然精确度降低，但可以把性能模型的建立简单化，实现准确的抽象模型。

发明内容

为了解决上述技术问题，本发明目的是：提供了一种DDR存储系统访存延时的解析建模方法，分析访存请求服务流程，引入排队论和访存请求的访存模态评估访存延时性能，在确保模型精确性的基础上减少评估时间。

本发明的技术方案是：

一种DDR存储系统访存延时的解析建模方法，包括以下步骤：

S01：分析DDR存储系统访存服务流程，将访存延时分为DDR存储控制器延时和存储器延时；

S02：对DDR存储控制器延时进行解析建模，将存储系统抽象为M/D/1排队模型，基于排队模型对访存请求的排队延时进行建模，将访存请求的排队延时近似为DDR存储控制器延时；

S03：根据访存请求的访存模态，对访存请求的存储器服务时间进行分类，根据行缓冲是否命中的访存模态和DDR时序约束，对DDR存储器延时进行解析建模；

S04：将DDR存储控制器延时模型和DDR存储器延时模型叠加，得到访存延时的解析模型。

优选的，所述排队模型的建模方法为，将通道左边的部分建模为排队模型中的等待队列，将通道右边的部分建模为排队模型中的服务台。

优选的，所述基于排队模型对访存请求的排队延时进行建模中，在无优先级的状态下，一个新到达的访存请求必须等待先于其到达的其他访存请求服务完毕之后才能完成排队，则总等待时间的期望值即系统的平均排队延时为：

式中μ即队列平均服务时间，等同于存储器平均忙碌时间，λ为访存请求平均到达率，即访存请求平均到达间隔，定义为排队系统的服务率。

优选的，所述存储器服务时间为一次访存请求对应的访存命令将占据DDR命令总线的时间。

优选的，所述存储器服务时间的分类包括，两次访存请求都为行缓冲命中，存储器服务时间为t_CCD；

第一次访存请求为行缓冲命中，第二次访存请求为行缓冲未命中，当第二次访存请求与第一次访存请求访问同一Bank时，存储器服务时间为t_RTP，当第二次访存请求与第一次访存请求访问不同Bank时，存储器服务时间为t_CK；