[发明专利]半导体测试结构及晶体管漏电的测试方法有效
| 申请号： | 201710322575.9 | 申请日： | 2017-05-09 |
| 公开（公告）号： | CN108878402B | 公开（公告）日： | 2020-09-29 |
| 发明（设计）人： | 殷原梓 | 申请（专利权）人： | 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司 |
| 主分类号： | H01L23/58 | 分类号： | H01L23/58;H01L21/66 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 屈蘅;李时云 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及半导体测试结构及晶体管漏电的测试方法，包括：第一测试区、存储单元阵列及第二测试区；存储单元阵列包括阵列排布的NMOS晶体管和PMOS晶体管；第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，第一电子注入垫与NMOS晶体管的P阱相连，第一探测垫与NMOS晶体管的源区/漏区相连；第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，第二电子注入垫与PMOS晶体管的源区/漏区相连，第二探测垫与PMOS晶体管的N阱相连。在第一电子注入垫上扫描注入电子，采用探针测试第一探测垫上是否有电流，若有，NMOS晶体管存在漏电；在第二电子注入垫上扫描注入电子，采用探针测试第二探测垫上是否有电流，若有，PMOS晶体管存在漏电。 | ||
| 搜索关键词： | 半导体 测试 结构 晶体管 漏电 方法 | ||
【主权项】：
1.一种半导体测试结构，其特征在于，包括：依次设置于半导体衬底中的第一测试区、存储单元阵列及第二测试区；所述存储单元阵列包括多个NMOS晶体管单元和多个PMOS晶体管单元，且所述NMOS晶体管单元与所述PMOS晶体管单元交错设置，所述NMOS晶体管单元包括阵列排布的NMOS晶体管，所述PMOS晶体管单元阵列排布的PMOS晶体管；所述第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，所述第一电子注入垫与所述NMOS晶体管的P阱相连，所述第一探测垫与所述NMOS晶体管的源区/漏区相连；所述第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，所述第二电子注入垫与所述PMOS晶体管的源区/漏区相连，所述第二探测垫与所述PMOS晶体管的N阱相连。
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