[发明专利]半导体测试结构及晶体管漏电的测试方法

权利要求书

1.一种半导体测试结构，其特征在于，包括：依次设置于半导体衬底中的第一测试区、存储单元阵列及第二测试区；

所述存储单元阵列为静态随机存储单元阵列，包括多个NMOS晶体管单元和多个PMOS晶体管单元，且所述NMOS晶体管单元与所述PMOS晶体管单元交错设置，所述NMOS晶体管单元包括阵列排布的NMOS晶体管，所述PMOS晶体管单元阵列排布的PMOS晶体管；

所述第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，所述第一电子注入垫与所述NMOS晶体管的P阱相连，所述第一探测垫与所述NMOS晶体管的源区/漏区相连；

所述第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，所述第二电子注入垫与所述PMOS晶体管的源区/漏区相连，所述第二探测垫与所述PMOS晶体管的N阱相连；

其中，多个NMOS晶体管单元和多个PMOS晶体管单元分别位于所述半导体衬底中呈梳状结构的P阱和N阱，且所述P阱和所述N阱交错设置；

所述P阱延伸至所述第一测试区，在该P阱上形成另一P型深掺杂区及所述第一电子注入垫；

所述N阱延伸至所述第二测试区，在该N阱上形成另一N型深掺杂区及所述第二探测垫；

还包括位于所述P阱上的第一金属层及位于所述N阱上的第二金属层，所述第一金属层的一端延伸至所述第一测试区，并形成所述第一探测垫，所述第二金属层的一端延伸至所述第二测试区，并形成所述第二电子注入垫，所述第二金属层呈梳状结构，所述第一金属层与所述第二金属层交错设置。

2.如权利要求1所述的半导体测试结构，其特征在于，所述存储单元阵列包括：

位于所述P阱上的多个第一多晶硅栅极、位于所述第一多晶硅栅极两侧的N型深掺杂区及位于所述N型深掺杂区上的第一插塞，所述N型深掺杂区形成NMOS晶体管的源区/漏区；

位于所述N阱上的多个第二多晶硅栅极、位于所述第二多晶硅栅极两侧的P型深掺杂区及位于所述P型深掺杂区上的第二插塞，所述P型深掺杂区形成PMOS晶体管的源区/漏区。

3.如权利要求2所述的半导体测试结构，其特征在于，相邻的所述N型深掺杂区之间通过浅沟槽隔离结构隔离开。

4.如权利要求2所述的半导体测试结构，其特征在于，相邻的所述P型深掺杂区之间通过浅沟槽隔离结构隔离开。

5.如权利要求2所述的半导体测试结构，其特征在于，所述第一电子注入垫通过第三插塞与该另一P型深掺杂区相连。

6.如权利要求2所述的半导体测试结构，其特征在于，所述第二探测垫通过第四插塞与该另一N型深掺杂区相连。

7.如权利要求2所述的半导体测试结构，其特征在于，所述第一金属层通过所述第一插塞分别与所述N型深掺杂区连接；所述第二金属层通过所述第二插塞分别与所述P型深掺杂区连接。

8.一种晶体管漏电的测试方法，其特征在于，采用如权利要求1中所述的半导体测试结构，包括：

在所述第一电子注入垫上扫描注入电子，电子通过所述NMOS晶体管的P阱进入所述半导体衬底，采用探针测试所述第一探测垫上是否有电流，若有电流，则所述NMOS晶体管中存在漏电；

在所述第二电子注入垫上扫描注入电子，若所述PMOS晶体管中存在漏电，电子通过所述PMOS晶体管的源区/漏区进入所述半导体衬底，采用探针测试所述第二探测垫上时检测有电流。