[发明专利]半导体测试结构及晶体管漏电的测试方法

说明书

本发明涉及半导体测试结构及晶体管漏电的测试方法，包括：第一测试区、存储单元阵列及第二测试区；存储单元阵列包括阵列排布的NMOS晶体管和PMOS晶体管；第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，第一电子注入垫与NMOS晶体管的P阱相连，第一探测垫与NMOS晶体管的源区/漏区相连；第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，第二电子注入垫与PMOS晶体管的源区/漏区相连，第二探测垫与PMOS晶体管的N阱相连。在第一电子注入垫上扫描注入电子，采用探针测试第一探测垫上是否有电流，若有，NMOS晶体管存在漏电；在第二电子注入垫上扫描注入电子，采用探针测试第二探测垫上是否有电流，若有，PMOS晶体管存在漏电。

技术领域

本发明涉及半导体集成电路制造技术领域，尤其涉及一种半导体测试结构及晶体管漏电的测试方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的几何尺寸遵循摩尔定律不断缩小。当晶体管尺寸减小到一定程度时，各种因为晶体管的物理极限所带来的二级效应相继出现，晶体管的特征尺寸按比例缩小变得越来越困难。其中，在晶体管以及半导体制作领域，由传统栅介质层厚度不断减小引起晶体管漏电流大。

目前对于低功耗的集成芯片，晶体管的漏电流就成为至关重要的参数，晶体管漏电流直接影响着低功耗集成芯片的静态功耗。随着集成芯片的集成度进一步提高，集成芯片的功耗会进一步缩小，晶体管的漏电流值也会趋近于更小，晶体管的漏电流更难以检测。

发明内容

本发明的目的在于提供的半导体测试结构及晶体管漏电的测试方法，解决现有技术中晶体管的漏电流难以检测的技术问题。

为解决上述技术问题，本发明提供一种半导体测试结构，包括：依次设置于半导体衬底中的第一测试区、存储单元阵列及第二测试区；

所述存储单元阵列包括多个NMOS晶体管单元和多个PMOS晶体管单元，且所述NMOS晶体管单元与所述PMOS晶体管单元交错设置，所述NMOS晶体管单元包括阵列排布的NMOS晶体管，所述PMOS晶体管单元阵列排布的PMOS晶体管；

所述第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，所述第一电子注入垫与所述NMOS晶体管的P阱相连，所述第一探测垫与所述NMOS晶体管的源区/漏区相连；

所述第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，所述第二电子注入垫与所述PMOS晶体管的源区/漏区相连，所述第二探测垫与所述PMOS晶体管的N阱相连。

可选的，所述存储单元阵列包括：

位于所述半导体衬底中呈梳状结构的P阱和N阱，且所述P阱和所述N阱交错设置；

位于所述P阱上的多个第一多晶硅栅极、位于所述第一多晶硅栅极两侧的N型深掺杂区及位于所述N型深掺杂区上的第一插塞，所述N型深掺杂区形成NMOS晶体管的源区/漏区；

位于所述N阱上的多个第二多晶硅栅极、位于所述第二多晶硅栅极两侧的P型深掺杂区及位于所述P型深掺杂区上的第二插塞，所述P型深掺杂区形成PMOS晶体管的源区/漏区。

可选的，相邻的所述N型深掺杂区之间通过浅沟槽隔离结构隔离开。

可选的，相邻的所述P型深掺杂区之间通过浅沟槽隔离结构隔离开。

可选的，所述P阱延伸至所述第一测试区，在该P阱上形成另一P型深掺杂区及所述第一电子注入垫，且所述第一电子注入垫通过第三插塞与该另一P型深掺杂区相连。

可选的，所述N阱延伸至所述第二测试区，在该N阱上形成另一N型深掺杂区及所述第二探测垫，且所述第二探测垫通过第四插塞与该另一N型深掺杂区相连。